JPH0789574B2 - ペレット取付基板の製造方法 - Google Patents

ペレット取付基板の製造方法

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JPH0789574B2
JPH0789574B2 JP60005758A JP575885A JPH0789574B2 JP H0789574 B2 JPH0789574 B2 JP H0789574B2 JP 60005758 A JP60005758 A JP 60005758A JP 575885 A JP575885 A JP 575885A JP H0789574 B2 JPH0789574 B2 JP H0789574B2
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昌二 松上
宏 舘
道明 古川
寛治 大塚
正己 寺澤
祐司 藤中
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Description

【発明の詳細な説明】 〔技術分野〕 本発明は配線形成技術、特に、半導体装置のペレット取
付基板に適用して有効な技術に関する。
〔背景技術〕
半導体装置には、そのペレット取付基板が多層セラミッ
ク基板で形成されている、たとえばガラス封止型のいわ
ゆるピングリットアレイ型半導体装置がある。
前記のペレット取付基板には、ペレット取付用のメタラ
イズ層が被着形成され、その周囲には同じくメタライズ
層からなる配線が延長形成されている。
ところで、セラミック基板は、通常粉末原料を焼結して
製造するため、その表面には原料や製法に起因する凹凸
が存在している。それ故、蒸着等で前記のメタライズ配
線層を形成する場合、そのメタライズ層の厚さにむらが
生じ、その配線層の微細化を進めるとその電気抵抗が非
常に大きくなる。さらには導通のとれない配線が形成さ
れるという問題があることが本発明者により見い出され
た。
なお、ガラス封止したピングリッドアレイ型半導体装置
については、昭和58年11月28日、サイエンスフォーラム
社発行、「超LSIデバイスハンドブック」P228〜229に説
明されている。
〔発明の目的〕
本発明の目的は、セラミックからなるスルーホール配線
を有するペレット取付基板の上に被着形成する配線の微
細化に適用して有効な技術を提供することにある。
本発明の他の目的は、前記微細化された配線の多層化に
適用して有効な技術を提供することにある。
〔発明の概要〕
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
すなわち、上面に端部を有するスルーホール配線層が形
成されているセラミックからなるペレット取付基板上面
にメタライズ層形成用の１または２層以上のガラス層を
形成することにより、メタライズ形成される配線層を平
滑面に形成することができることにより、該配線層を一
様な厚さに安定して形成できるものであり、それによっ
て前記目的が達成されるものである。
〔実施例１〕 第１図は本発明による実施例１である半導体装置の部分
拡大断面図であり、第２図は本実施例１の半導体装置
を、そのほぼ中心を切る面における断面図で示すもので
ある。
本実施例１の半導体装置は、いわゆるピングリッドアレ
イ型半導体装置であり、裏面に外部端子１が取り付けら
れたセラミックからなるペレット取付基板２の上面に半
導体ペレット３が結合されている。このペレット３は、
金もしくはアルミニウムからなるワイヤ４を介して基板
２上面の配線層（前記外部端子１と電気的に接続されて
いる。）に電気的に接続されている。さらに該ペレット
３は第２図に示すように、前記基板２の周囲に低融点ガ
ラス５で熔着された断面コ字状のセラミックキャップ６
で封止されているものである。
ペレット取付基板２は、特に制限されないが、予めメタ
ライズ層を印刷形成した２枚のセラミックグリーンシー
トを加圧積層し、それを焼結する公知の方法によって製
造される。焼結された状態の基板２は、予めの２枚のグ
リーンシートにかかわらず一体化される。
第１図においては、予めのグリーンシートに対応して、
便宜上、ペレット取付基板２が図示の破線を境界とする
ような２層のセラミック基板からなる如く表示されてい
るものである。そして、第１層基板2aの上面には、たと
えばタングステンからなるメタライズ層７が形成されて
おり、該メタライズ層７は前記第１層基板2aに貫通形成
されたスルーホール配線体８の上端に接続されていると
ともに、第２層基板2bに貫通形成されたスルーホール配
線体8aの下端に接続されている。両スルーホール配線体
8,8aはメタライズ層７と同一材料で形成されている。
また、前記第１層基板2aのスルーホール配線体８の下端
は外部端子１と銀ろう等で接続されている。第２層基板
2bのスルーホール配線8aの上端は該基板2bの上面に露出
され、さらにその上にめっき等で被着形成されたニッケ
ル層からなるようなガラスとのぬれ性の悪い導体層９が
形成されている。
上記導体層９上を除く上記第２層基板2b上面にはガラス
層10が被着され、該ガラス層10の上面には蒸着アルミニ
ウムからなるメタライズ層11,12が被着形成されてい
る。メタライズ層11上には、半導体ペレット３が金−シ
リコン共晶合金層を介して接合されている。このペレッ
ト３はその周囲のガラス層10の上面に形成されたアルミ
ニウムからなるメタライズ配線層12にボンディングワイ
ヤ４を介して接続されている。該配線層12は前記スルー
ホール配線体8aと電気的に接続されている。
本実施例１の半導体装置では、セラミック基板にガラス
層10を被着し、該ガラス層10上面に配線12を形成してい
ることにより、表面が極めて滑らかなので、一様な厚さ
のメタライズ層を蒸着等で被着することができる。それ
故に、配線層12を微細化しても、メタライズ層の厚さむ
らに起因する抵抗上昇、配線切断等の発生は防止でき
る。
したがって、配線層12を一定の巾で形成することによ
り、ほぼ同一の電気特性を有する微細配線を安定して提
供できるものである。
なお、前記ペレット取付基板２は次のようにして形成す
ることができる。まず、前記のような通常の方法でセラ
ミックの多層基板を形成した後、ニッケルをめっきして
スルーホール配線8aの上端面（導体層）９を形成する。
次いで、ガラスペーストを全面に被着してそれを所定温
度に加熱熔融することにより、ガラス層10を形成する。
このとき、スルーホール部8aの上端面９がガラスにぬれ
ないニッケルで形成されているため、ガラスがはじかれ
該上端面９の部位にはガラスは被着されることはない。
したがって、本実施例１については、ガラス層10を形成
した後に上端面９を露出させる工程は不要であり、直ち
に配線層12を被着することができるものである。
なお、予めニッケルのような導体層を被着しない場合
は、タングステンが焼成時に酸化されているためガラス
にぬれ易くなり、その結果として前記のように単にガラ
ス層10を形成するための加熱処理だけではスルーホール
電極8aを確実に露出させることが困難となることを注意
する必要がある。
ペレット３は、配線層12と同時にメタライズ形成された
アルミニウム層からなるペレット取付部11に、前述のよ
うに金−シリコン共晶を介して接合される。
〔実施例２〕 第３図は本発明による実施例２である半導体装置の部分
拡大断面図であり、本実施例２の半導体装置は概ね前記
実施例１と同様のものである。
本実施例２では、ペレット取付用基板２の上面に配線等
のメタライズ形成用のガラス層10が、第１層10aおよび
第２層10bの２層構造で形成されているものである。
すなわち、第１層10aの上面の配線層12aは銅で形成され
ているが、構造は前記実施例１のガラス層10およびその
上面のアルミニウム配線と同様である。第２層10bは、
前記配線層12aをも含めた全面に被着形成されている。
この第２層10bの上面には、前記実施例１と同様にペレ
ット３が接合され、該ペレット３はその周囲のアルミニ
ウム配線層12bとワイヤ４で電気的に接続されている。
そして、配線層12bは第２層10bの穿孔部13を通して配線
層12aと電気的に接続されている。
前記２層構造のガラス層10は次のようにして形成するこ
とができる。
第１層10aは前記実施例１の場合と異なり、結晶化ガラ
スペーストの塗布およびその熔融によって形成される。
次いで、銅を蒸着等により被着することによって配線層
12aを形成し、該配線層12aの表面を化学的または物理的
処理、たとえば酸化処理を行いガラスとのぬれ性を付与
する。
次に、第１層10aおよび配線12aの全体に前記実施例と同
様にガラスペーストを被覆し、それを第１層10aと同様
に加熱熔融して第２層10bを形成する。
その後、所定部にドライエッチングのようなエッチング
によって穿孔部13を形成し、アルミニウムを蒸着等で第
２層10bの上面に被着することによって、配線層12bおよ
びペレット取付部を形成し、その他は前記実施例１と同
様にして形成することができる。
〔効果〕
（１）．上面に端部を有するスルーホール配線層が形成
されているセラミックからなるペレット取付基板の上面
に、メタライズ形成用のガラス層を形成することによ
り、メタライズ形成される配線層を平滑面に形成するこ
とができるので、該配線層をほぼ一定の厚さで形成する
ことができる。
（２）．前記（１）より、配線層を微細化しても一部に
高抵抗部や切断部が生じることを防止できるので、高集
積度ペレットの搭載可能なペレット取付基板を形成でき
る。
（３）．ガラス層を２層以上にすることにより、搭載す
るペレットの集積度を一段と向上させることができる。
（４）．スルーホール配線部の上端面をガラスに対して
ぬれ性の悪い導電体材料をめっき等で被着して形成する
ことにより、ガラス熔融時に該ガラスによりスルーホー
ル配線部の上端面がぬれることを完全に防止できるの
で、ガラス層形成工程後に前記上端面の露出工程を経る
ことなく、配線層をメタライズ形成することができる。
（５）．前記（４）により、信頼性の高い微細配線が形
成されたペレット取付基板を備えた半導体装置を安価に
製造することができる。
以上本発明を実施例に基づき具体的に説明したが、本発
明は前記実施例に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
たとえば、前記実施例では、ガラス層を１層および２層
のものを示したが、これに限るものではなく３層以上あ
ってもよい。
また、スルーホール配線層はタングステン以外の、たと
えばモリブデン等同様の目的に使用しうる金属であれば
何でもよい。スルーホール配線層の上端面はニッケルに
かえて、金などの金属を被着してもよいことはいうまで
もなく、スルーホール配線層の形成時、すなわち、ガラ
スの焼成工程において上端面が余り酸化を受けていない
場合であれば、必ずしも他の金属を被着しなくともよ
い。
さらに、ガラス層上面にメタライズ形成する配線層の材
料は、前記実施例のものに限るものでないことはいうま
でもない。たとえば、実施例２において第２層の上面の
配線はアルミニウムに限らず、第１層のそれと同じ材
料、すなわち銅で形成してもよい。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるいわゆるピングリッ
ドアレイ型半導体装置に適用した場合について説明した
が、それに限定されるものではなく、たとえば、スルー
ホール配線が形成されているセラミック基板でペレット
取付基板が形成されている半導体装置であれば、たとえ
ばチップキャリア型等、種々の型式からなる半導体装置
に適用して有効な技術である。
【図面の簡単な説明】
第１図は、本発明による実施例１である半導体装置の一
部を示す拡大断面図、 第２図は、本実施例１の半導体装置を示す概略断面図、 第３図は、本発明による実施例２である半導体装置の一
部を示す拡大断面図である。 １……外部端子、２……基板、2a……第１層基板、2b…
…第２層基板、３……ペレット、４……ワイヤ、５……
低融点ガラス、６……キャップ、７……メタライズ、8,
8a……スルーホール配線、９……上端面、10……ガラス
層、10a……第１層、10b……第２層、11……アルミニウ
ム−金−シリコン共晶、12,12a,12b……配線、13……穿
孔部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖永 隆幸 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 松上 昌二 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 舘 宏 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 古川 道明 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 大塚 寛治 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 寺澤 正己 京都府京都市山科区東野北井ノ上町５番地 の22 京セラ株式会社内 (72)発明者 藤中 祐司 京都府京都市山科区東野北井ノ上町５番地 の22 京セラ株式会社内 (56)参考文献 特開 昭48−32475（ＪＰ，Ａ) 特開 昭53−36666（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】その上下面の方向に延在するスルーホール
    配線層と、その上面の面方向に延在しかつ前記スルーホ
    ール配線層に接続するメタライズ層とが形成されてなる
    セラミック製のペレット取付基板の製造方法であって、 その上面に達する前記スルーホール配線層が形成された
    セラミック製の基板を用意し前記スルーホール配線層の
    露出部をガラス濡れ性の悪い金属で被覆する工程と、 前記工程の後、前記ガラス濡れ性の悪い金属上を含む前
    記基板の前記上面にガラスペーストを被着する工程と、 前記被着のガラスペーストを加熱溶融することにより、
    前記基板上面を覆いかつ前記ガラス濡れ性の悪い金属を
    露出せしめてなるガラス層となる工程と、 前記ガラス濡れ性の悪い金属に接続するとともに前記ガ
    ラス層上に延長されてなる前記メタライズ層を形成する
    工程とを備えてなるペレット取付基板の製造方法。
  2. 【請求項２】前記スルーホール配線層がタングステンか
    らなり、前記ガラス濡れ性の悪い金属がニッケルからな
    ることを特徴とする特許請求の範囲第１項記載のペレッ
    ト取付基板の製造方法。
  3. 【請求項３】前記メタライズ層が蒸着アルミニウムから
    なることを特徴とする特許請求の範囲第１項又は第２項
    記載のペレット取付基板の製造方法。
  4. 【請求項４】前記セラミック製の基板がその上面と下面
    との中間にメタライズ層が形成されてなる多層基板から
    なることを特徴とする特許請求の範囲第１項乃至第３項
    の何れか一項に記載のペレット取付基板の製造方法。
  5. 【請求項５】前記スルーホール配線層と前記中間のメタ
    ライズ層とが互に同じ金属からなることを特徴とする特
    許請求の範囲第４項記載のペレット取付基板の製造方
    法。
  6. 【請求項６】前記セラミック製のペレット取付基板の下
    面に、前記スルーホール配線層に接続する外部端子が取
    り付けられてなることを特徴とする特許請求の範囲第１
    項乃至第５項の何れか一項に記載のペレット取付基板の
    製造方法。
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JPH01313969A (ja) * 1988-06-13 1989-12-19 Hitachi Ltd 半導体装置
US7608789B2 (en) * 2004-08-12 2009-10-27 Epcos Ag Component arrangement provided with a carrier substrate

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* Cited by examiner, † Cited by third party
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JPS5120699B2 (ja) * 1971-08-27 1976-06-26
DE2310062A1 (de) * 1973-02-28 1974-08-29 Siemens Ag Dickschichtschaltung auf keramiksubstrat mit durchkontaktierungen zwischen den leiterzuegen auf beiden seiten des substrates
JPS5336666A (en) * 1976-09-17 1978-04-05 Fujitsu Ltd Method of producing composite substrate

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