JP2876665B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2876665B2 JP2876665B2 JP1324996A JP32499689A JP2876665B2 JP 2876665 B2 JP2876665 B2 JP 2876665B2 JP 1324996 A JP1324996 A JP 1324996A JP 32499689 A JP32499689 A JP 32499689A JP 2876665 B2 JP2876665 B2 JP 2876665B2
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- line
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スタック型CMOS-SRAMと称されており、メ
モリセルを構成しているフリップフロップの負荷用トラ
ンジスタが半導体基板上の半導体層によって形成されて
いる半導体メモリに関するものである。
モリセルを構成しているフリップフロップの負荷用トラ
ンジスタが半導体基板上の半導体層によって形成されて
いる半導体メモリに関するものである。
本発明は、上記の様な半導体メモリにおいて、負荷用
トランジスタに接続されている電源線をメモリセル同士
の境界線の上方に延在させることによって、集積度を高
めることができる様にしたものである。
トランジスタに接続されている電源線をメモリセル同士
の境界線の上方に延在させることによって、集積度を高
めることができる様にしたものである。
MOS-SRAMとして従来から一般的に用いられてきた抵抗
負荷型MOS-SRAMでは、待機時電流を低く保ちながら記憶
保持能力を十分に高く保つことが困難になってきた。
負荷型MOS-SRAMでは、待機時電流を低く保ちながら記憶
保持能力を十分に高く保つことが困難になってきた。
この対策として、第２図に示す様なメモリセルを有す
る完全CMOS-SRAMにおいて、メモリセルを構成している
フリップフロップ11の負荷用のPMOSトランジスタ12、13
を駆動用のNMOSトランジスタ14、15上に積み重ねた、い
わゆるスタック型CMOS-SRAMが考えられている（例え
ば、「日経マイクロデバイス」（1988.9） p.123-13
0）。
る完全CMOS-SRAMにおいて、メモリセルを構成している
フリップフロップ11の負荷用のPMOSトランジスタ12、13
を駆動用のNMOSトランジスタ14、15上に積み重ねた、い
わゆるスタック型CMOS-SRAMが考えられている（例え
ば、「日経マイクロデバイス」（1988.9） p.123-13
0）。
第３図は、この様なスタック型CMOS-SRAMの一従来例
を示している。この一従来例では、駆動用のNMOSトラン
ジスタ14、15及び転送用のNMOSトランジスタ16、17のソ
ース・ドレイン領域になっている不純物拡散領域21a〜2
1gが、半導体基板中に形成されている。
を示している。この一従来例では、駆動用のNMOSトラン
ジスタ14、15及び転送用のNMOSトランジスタ16、17のソ
ース・ドレイン領域になっている不純物拡散領域21a〜2
1gが、半導体基板中に形成されている。
半導体基板上の絶縁膜（図示せず）上には、トランジ
スタ14〜17のゲート電極14a〜17aが、第１層目の多結晶
Si層によって形成されている。但しゲート電極16a、17a
は、ワード線22の一部である。
スタ14〜17のゲート電極14a〜17aが、第１層目の多結晶
Si層によって形成されている。但しゲート電極16a、17a
は、ワード線22の一部である。
ゲート電極14aは不純物拡散領域21dに接続されてお
り、ゲート電極15aは不純物拡散領域21b、21fに接続さ
れている。
り、ゲート電極15aは不純物拡散領域21b、21fに接続さ
れている。
ゲート電極14a、15a、ワード線22及び半導体基板の表
面は層間絶縁膜（図示せず）に覆われており、この層間
絶縁膜上には、PMOSトランジスタ12、13のゲート電極12
a、13aが、第２層目の多結晶Si層によって形成されてい
る。
面は層間絶縁膜（図示せず）に覆われており、この層間
絶縁膜上には、PMOSトランジスタ12、13のゲート電極12
a、13aが、第２層目の多結晶Si層によって形成されてい
る。
なお、この様にゲート電極12a、13aをゲート電極14
a、15aとは異なる層の多結晶Si層で形成することによっ
て、第３図からも明らかな様に、互いのゲート長を異な
らせることができる。
a、15aとは異なる層の多結晶Si層で形成することによっ
て、第３図からも明らかな様に、互いのゲート長を異な
らせることができる。
ゲート電極12a、13aは、その下層の層間絶縁膜に形成
されているコンタクト孔23、24を介して、ゲート電極14
a、15aに夫々接続されている。
されているコンタクト孔23、24を介して、ゲート電極14
a、15aに夫々接続されている。
ゲート電極12a、13a等はゲート絶縁膜（図示せず）に
覆われており、このゲート絶縁膜上には、電源線25とこ
の電源線25に連なっているPMOSトランジスタ12、13の能
動層26、27とが、第３層目の多結晶Si層によって形成さ
れている。
覆われており、このゲート絶縁膜上には、電源線25とこ
の電源線25に連なっているPMOSトランジスタ12、13の能
動層26、27とが、第３層目の多結晶Si層によって形成さ
れている。
能動層26、27のうちのドレイン領域は、その下層の絶
縁膜に形成されているコンタクト孔31、32を介して、ゲ
ート電極15a、12aに夫々接続されている。
縁膜に形成されているコンタクト孔31、32を介して、ゲ
ート電極15a、12aに夫々接続されている。
電源線25及び能動層26、27等は層間絶縁膜（図示せ
ず）に覆われており、この層間絶縁膜上には、接地線33
が第１層目のAl層によって形成されている。
ず）に覆われており、この層間絶縁膜上には、接地線33
が第１層目のAl層によって形成されている。
接地線33は、その下層の絶縁膜に形成されているコン
タクト孔34等を介して、不純物拡散領域21c等に接続さ
れている。
タクト孔34等を介して、不純物拡散領域21c等に接続さ
れている。
接地線33等は層間絶縁膜（図示せず）に覆われてお
り、この層間絶縁膜上には、ビット線35、36が、第２層
目のAl層によって形成されている。
り、この層間絶縁膜上には、ビット線35、36が、第２層
目のAl層によって形成されている。
ビット線35、36は、その下層の絶縁膜に形成されてい
るコンタクト孔37、38を介して、不純物拡散領域21g、2
1eに夫々接続されている。
るコンタクト孔37、38を介して、不純物拡散領域21g、2
1eに夫々接続されている。
なお、不純物拡散領域21g、21e及びコンタクト孔37、
38は、ワード線22の延在方向とは直角な方向で互いに隣
接している２個のメモリセルによって共有されており、
これらのメモリセル同士の境界線上に配置されている。
38は、ワード線22の延在方向とは直角な方向で互いに隣
接している２個のメモリセルによって共有されており、
これらのメモリセル同士の境界線上に配置されている。
以上の説明からも明らかな様に、スタック型CMOS-SRA
Mでは、PMOSトランジスタ12、13の能動層26、27と電源
線25とを同一の多結晶Si層によって形成するのが、製造
プロセス上は最も効率が良い。
Mでは、PMOSトランジスタ12、13の能動層26、27と電源
線25とを同一の多結晶Si層によって形成するのが、製造
プロセス上は最も効率が良い。
ところが、能動層26、27と電源線25とを同一の多結晶
Si層によって形成するためには、これらの間に少なくと
もリソグラフィの限界以上の間隔Ｓを確保する必要があ
る。
Si層によって形成するためには、これらの間に少なくと
もリソグラフィの限界以上の間隔Ｓを確保する必要があ
る。
従って、能動層26、27と電源線25とのレイアウトを可
能にするために、それに対応してメモリセルの面積も確
保する必要があり、第３図に示した一従来例では集積度
を高めることが容易でなかった。
能にするために、それに対応してメモリセルの面積も確
保する必要があり、第３図に示した一従来例では集積度
を高めることが容易でなかった。
本発明による半導体メモリでは、負荷用トランジスタ
12、13に接続されている電源線25がメモリセル同士の境
界線に沿う様にこの境界線の上方に延在しており、ビッ
ト線35、36に接続されるべき転送用トランジスタ16、17
のコンタクト部21g、21eに接続されている導電層41、42
が前記境界線から離間した位置で前記ビット線35、36に
接続されている。
12、13に接続されている電源線25がメモリセル同士の境
界線に沿う様にこの境界線の上方に延在しており、ビッ
ト線35、36に接続されるべき転送用トランジスタ16、17
のコンタクト部21g、21eに接続されている導電層41、42
が前記境界線から離間した位置で前記ビット線35、36に
接続されている。
本発明による半導体メモリでは、電源線25がメモリセ
ル同士の境界線に沿う様にこの境界線の上方に延在して
いるので、負荷用トランジスタ12、13と電源線25とが同
一の半導体層によって形成されていても、メモリセルの
上方の領域で電源線25に阻害されることなく負荷用トラ
ンジスタ12、13をレイアウトすることができる。従っ
て、負荷用トランジスタ12、13のレイアウトに余裕があ
る。
ル同士の境界線に沿う様にこの境界線の上方に延在して
いるので、負荷用トランジスタ12、13と電源線25とが同
一の半導体層によって形成されていても、メモリセルの
上方の領域で電源線25に阻害されることなく負荷用トラ
ンジスタ12、13をレイアウトすることができる。従っ
て、負荷用トランジスタ12、13のレイアウトに余裕があ
る。
しかも、ビット線35、36に接続されるべき転送用トラ
ンジスタ16、17のコンタクト部21g、21eがメモリセル同
士の境界線上に配置されていても、このコンタクト部21
g、21eとビット線35、36とは境界線から離間した位置で
導電層41、42を介して接続されているので、ビット線3
5、36が電源線25よりも上層に配置されていても、転送
用トランジスタ16、17とビット線35、36との接続に支障
を生じない。
ンジスタ16、17のコンタクト部21g、21eがメモリセル同
士の境界線上に配置されていても、このコンタクト部21
g、21eとビット線35、36とは境界線から離間した位置で
導電層41、42を介して接続されているので、ビット線3
5、36が電源線25よりも上層に配置されていても、転送
用トランジスタ16、17とビット線35、36との接続に支障
を生じない。
以下、本発明の一実施例を第１図を参照しながら説明
するが、第３図に示した一従来例と同一の構成部分には
同一の符号を付して適宜その説明を省略する。
するが、第３図に示した一従来例と同一の構成部分には
同一の符号を付して適宜その説明を省略する。
本実施例では、接地線33が第２層目の多結晶Si層によ
って形成されると共に、不純物拡散領域21g、21e上から
ワード線22上へかけて互い違いに延在している導電層4
1、42が第２層目の多結晶Si層によって形成されてい
る。
って形成されると共に、不純物拡散領域21g、21e上から
ワード線22上へかけて互い違いに延在している導電層4
1、42が第２層目の多結晶Si層によって形成されてい
る。
コンタクト孔37、38は導電層41、42の下層の絶縁膜に
形成されており、導電層41、42はこれらのコンタクト孔
37、38を介して不純物拡散領域21g、21eに夫々接続され
ている。
形成されており、導電層41、42はこれらのコンタクト孔
37、38を介して不純物拡散領域21g、21eに夫々接続され
ている。
また、PMOSトランジスタ12、13のゲート電極12a、13a
は、第３層目の多結晶Si層によって形成されており、電
源線25及びPMOSトランジスタ26、27の能動層26、27は、
第４層目の多結晶Si層によって形成されている。
は、第３層目の多結晶Si層によって形成されており、電
源線25及びPMOSトランジスタ26、27の能動層26、27は、
第４層目の多結晶Si層によって形成されている。
但し、本実施例では、電源線25が、第３図に示した一
従来例の様にワード線22の上方に延在しているのではな
く、ワード線22間の上方つまり不純物拡散領域21g、21e
を共有して隣接している２個のメモリセルの境界線の上
方に延在している。従って、この電源線25も、隣接して
いる２個のメモリセルによって共有されている。
従来例の様にワード線22の上方に延在しているのではな
く、ワード線22間の上方つまり不純物拡散領域21g、21e
を共有して隣接している２個のメモリセルの境界線の上
方に延在している。従って、この電源線25も、隣接して
いる２個のメモリセルによって共有されている。
なお、コンタクト孔31は能動層26のドレイン領域とゲ
ート電極13aとの間の絶縁膜に形成されており、能動層2
6のドレイン領域はこのコンタクト孔31を介してゲート
電極13aに接続されている。
ート電極13aとの間の絶縁膜に形成されており、能動層2
6のドレイン領域はこのコンタクト孔31を介してゲート
電極13aに接続されている。
ビット線35、36はAl層によって形成されており、その
下層の層間絶縁膜に形成されているコンタクト孔43、44
を介して、ワード線22の上方で、ビット線35、36と導電
層41、42とが夫々接続されている。従って、ビット線3
5、36は、導電層41、42を介して不純物拡散領域21g、21
eに夫々接続されている。
下層の層間絶縁膜に形成されているコンタクト孔43、44
を介して、ワード線22の上方で、ビット線35、36と導電
層41、42とが夫々接続されている。従って、ビット線3
5、36は、導電層41、42を介して不純物拡散領域21g、21
eに夫々接続されている。
以上の様な本実施例では、電源線25が２個のメモリセ
ルの境界線の上方に延在しているので、間隔Ｓが十分に
大きくて余裕がある。従って、間隔Ｓを小さくすること
に対応してメモリセルの面積も小さくすることができ、
集積度を高めることができる。
ルの境界線の上方に延在しているので、間隔Ｓが十分に
大きくて余裕がある。従って、間隔Ｓを小さくすること
に対応してメモリセルの面積も小さくすることができ、
集積度を高めることができる。
本発明による半導体メモリでは、転送用トランジスタ
とビット線との接続に支障を生じないにも拘らず、負荷
用トランジスタのレイアウトに余裕があるので、メモリ
セルの面積を小さくすることができて、集積度を高める
ことができる。
とビット線との接続に支障を生じないにも拘らず、負荷
用トランジスタのレイアウトに余裕があるので、メモリ
セルの面積を小さくすることができて、集積度を高める
ことができる。
第１図は本発明の一実施例の平面図、第２図は本発明を
適用し得る完全CMOS-SRAMのメモリセルの等価回路図、
第３図は本発明の一従来例の平面図である。 なお図面に用いた符号において、 11……フリップフロップ 12,13……PMOSトランジスタ 16,17……NMOSトランジスタ 21e,21g……不純物拡散領域 25……電源線 35,36……ビット線 41,42……導電層 である。
適用し得る完全CMOS-SRAMのメモリセルの等価回路図、
第３図は本発明の一従来例の平面図である。 なお図面に用いた符号において、 11……フリップフロップ 12,13……PMOSトランジスタ 16,17……NMOSトランジスタ 21e,21g……不純物拡散領域 25……電源線 35,36……ビット線 41,42……導電層 である。
Claims (1)
- 【請求項１】フリップフロップと一対の転送用トランジ
スタとでメモリセルが構成されており、前記フリップフ
ロップのうちの負荷用トランジスタが半導体基板上の半
導体層によって形成されており、ビット線に接続される
べき前記転送用トランジスタのコンタクト部が前記メモ
リセル同士の境界線上に配置されている半導体メモリに
おいて、 前記負荷用トランジスタに接続されている電源線が前記
境界線に沿う様にこの境界線の上方に延在しており、 前記コンタクト部に接続されている導電層が前記境界線
から離間した位置で前記ビット線に接続されている半導
体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324996A JP2876665B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体メモリ |
| EP90313544A EP0436323B1 (en) | 1989-12-15 | 1990-12-12 | Semiconductor memories |
| DE69025304T DE69025304T2 (de) | 1989-12-15 | 1990-12-12 | Halbleiterspeicher |
| EP94119513A EP0644552B1 (en) | 1989-12-15 | 1990-12-12 | Semiconductor memories |
| DE69033746T DE69033746T2 (de) | 1989-12-15 | 1990-12-12 | Halbleiterspeicher |
| US07/627,600 US5241495A (en) | 1989-12-15 | 1990-12-14 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324996A JP2876665B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185858A JPH03185858A (ja) | 1991-08-13 |
| JP2876665B2 true JP2876665B2 (ja) | 1999-03-31 |
Family
ID=18171971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324996A Expired - Lifetime JP2876665B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876665B2 (ja) |
-
1989
- 1989-12-15 JP JP1324996A patent/JP2876665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03185858A (ja) | 1991-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080122 Year of fee payment: 9 |
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|
| EXPY | Cancellation because of completion of term |