JPH0459783B2 - - Google Patents
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- JPH0459783B2 JPH0459783B2 JP1090316A JP9031689A JPH0459783B2 JP H0459783 B2 JPH0459783 B2 JP H0459783B2 JP 1090316 A JP1090316 A JP 1090316A JP 9031689 A JP9031689 A JP 9031689A JP H0459783 B2 JPH0459783 B2 JP H0459783B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、相補型トランジスタを用いたフリツ
プフロツプに関するものである。
プフロツプに関するものである。
従来CMOSRAMに用いられているメモリ・セ
ルを第１図に示す。Ｐチヤネルトランジスタ３，
４、およびＮチヤネルトランジスタ５，６よりな
るインバータのループ接続によるフリツプフロツ
プに対し、アドレス線ADRによりON−OFFを
制御されるＮチヤネルトランジスタ（トランスフ
アゲート）１，２を介してデータの入出力である
BIT、およびが接続されている。メモリ・セ
ルのリード状態では、フリツプフロツプからデー
タ線へ、また、ライト状態の時は、データ線から
フリツプフロツプへ信号がトランスフアゲートが
ONした時伝達する。このCMOSメモリ・セルの
特徴としては、フリツプフロツプを構成するイン
バータは安定状態では、CMOSであることによ
りパワーは微少しか必要とせず、したがつて、メ
モリに格納されているデータの保持にはほとんど
電力が消費されないことと、また、動作状態にお
いても、Ｎ−MOSに比しパワーの消費が少ない
ことであり、低電力動作ということでかなり多方
面に活用されている。
ルを第１図に示す。Ｐチヤネルトランジスタ３，
４、およびＮチヤネルトランジスタ５，６よりな
るインバータのループ接続によるフリツプフロツ
プに対し、アドレス線ADRによりON−OFFを
制御されるＮチヤネルトランジスタ（トランスフ
アゲート）１，２を介してデータの入出力である
BIT、およびが接続されている。メモリ・セ
ルのリード状態では、フリツプフロツプからデー
タ線へ、また、ライト状態の時は、データ線から
フリツプフロツプへ信号がトランスフアゲートが
ONした時伝達する。このCMOSメモリ・セルの
特徴としては、フリツプフロツプを構成するイン
バータは安定状態では、CMOSであることによ
りパワーは微少しか必要とせず、したがつて、メ
モリに格納されているデータの保持にはほとんど
電力が消費されないことと、また、動作状態にお
いても、Ｎ−MOSに比しパワーの消費が少ない
ことであり、低電力動作ということでかなり多方
面に活用されている。
一方、このCMOSメモリの欠点としては、そ
のセルサイズが大きく、したがつて、Ｎ−MOS
のRAMに比し、同じチツプサイズに格納される
メモリの容量が小さく、大容量化がむずかしいこ
とにある。この根本原因は、CMOSであるため
に、平面的にＰチヤネルトランジスタを作成する
スペース、および、Ｎチヤネルを絶縁しかつ基板
となるP-ウエルを作成、分離するスペースが必
要となることにある。
のセルサイズが大きく、したがつて、Ｎ−MOS
のRAMに比し、同じチツプサイズに格納される
メモリの容量が小さく、大容量化がむずかしいこ
とにある。この根本原因は、CMOSであるため
に、平面的にＰチヤネルトランジスタを作成する
スペース、および、Ｎチヤネルを絶縁しかつ基板
となるP-ウエルを作成、分離するスペースが必
要となることにある。
そこで、従来では、インバータを構成する一方
のトランジスタを薄膜トランジスタで構成し、基
板に形成したトランジスタの上部に積層して配置
することにより、インバータのサイズを縮小する
ことが提案されているが、基板中に形成されるト
ランジスタのソース、ドレイン等の拡散層と多結
晶シリコン層で形成されるトランジスタのソー
ス、ドレインとは、Al等の配線材料を使つて接
続されていた。
のトランジスタを薄膜トランジスタで構成し、基
板に形成したトランジスタの上部に積層して配置
することにより、インバータのサイズを縮小する
ことが提案されているが、基板中に形成されるト
ランジスタのソース、ドレイン等の拡散層と多結
晶シリコン層で形成されるトランジスタのソー
ス、ドレインとは、Al等の配線材料を使つて接
続されていた。
Al等の金属材料を配線材料とする場合は、コ
ンタクトホールはかなりの面積を必要とし、高集
積化の面からは望ましいものではない。
ンタクトホールはかなりの面積を必要とし、高集
積化の面からは望ましいものではない。
本発明は、以上の問題を解決させるため、第１
導電型及び第２導電型トランジスタをそれぞれ電
源間に直列接続して構成された２つのインバータ
の入出力を交差接続し、基板表面及び該基板上方
に形成されてなるフリツプフロツプにおいて、前
記第１導電型のトランジスタは前記基板表面に形
成された２つの第１導電型の不純物導入層領域を
ソース及びドレインとし、前記第２導電型のトラ
ンジスタは前記基板上方に配置された多結晶シリ
コン層に形成された２つの第２導電型の不純物導
入領域をソース及びドレインとし、少なくとも一
方の前記インバータは、前記第１導電型の不純物
導入層領域の一方と前記第２導電型の不純物導入
領域の一方との電気的接続経路間に、当該第２導
電型の不純物導入領域の一方と部分的に重ねて接
続される第１導電型の多結晶シリコン層を介在さ
せることを特徴とするものである。
導電型及び第２導電型トランジスタをそれぞれ電
源間に直列接続して構成された２つのインバータ
の入出力を交差接続し、基板表面及び該基板上方
に形成されてなるフリツプフロツプにおいて、前
記第１導電型のトランジスタは前記基板表面に形
成された２つの第１導電型の不純物導入層領域を
ソース及びドレインとし、前記第２導電型のトラ
ンジスタは前記基板上方に配置された多結晶シリ
コン層に形成された２つの第２導電型の不純物導
入領域をソース及びドレインとし、少なくとも一
方の前記インバータは、前記第１導電型の不純物
導入層領域の一方と前記第２導電型の不純物導入
領域の一方との電気的接続経路間に、当該第２導
電型の不純物導入領域の一方と部分的に重ねて接
続される第１導電型の多結晶シリコン層を介在さ
せることを特徴とするものである。
第２図ａは、本発明によるフリツプフロツプの
一実施例の平面パターン図、第２図ｂは、第２図
ａにおけるAB線の断面図を示す。選択酸化マス
クの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフイールド膜形成
後にゲート酸化膜を成長させてから第１層目の多
結晶シリコンと基板３０の接続をするためのコン
タクトホール１０，１１の開孔をした後に、第１
層目の多結晶シリコン１９，２０，２１，２７
（斜線部のパターン）をデポジシヨンした後に、
全面にＰイオンを打ち込んでソース・ドレイン３
１，３２，３３を形成する。この後、第２フイー
ルド膜３６をデポジシヨンし、ゲートとなる多結
晶シリコン１９，２０上の第２フイールド膜を除
去し、前記多結晶シリコン１９，２０上を熱酸化
して薄膜トランジスタのゲート絶縁膜を形成す
る。その後、第１層と第２層目の多結晶シリコン
を接続するコンタクトホール１２，１３，１４を
開孔し、薄膜トランジスタのチヤネル、およびソ
ース、ドレインを形成する第２層目の多結晶シリ
コン２２，２３（点部のパターン）をデポジシヨ
ンし、選択的にP+拡散をする。さらに、第３フ
イールド膜３５をデポジシヨンした後に、コンタ
クトホール１５，１６を開孔後、Al−Si層２４，
２５，２６を形成する。この結果N+拡散層３１
を（−）電源VSSに接続されたソース、３２をド
レイン、多結晶シリコン２０をゲートとするＮチ
ヤネルトランジスタと多結晶シリコン層２２にお
いて（＋）電源VDDに接続されたソース５５、チ
ヤネル５４、ドレイン５６、多結晶シリコン２０
をゲートとするＰチヤネルトランジスタが形成さ
れ、各々のドレインがダイオードを介して接続さ
れるCMOSのフリツプフロツプが構成できる。
一実施例の平面パターン図、第２図ｂは、第２図
ａにおけるAB線の断面図を示す。選択酸化マス
クの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフイールド膜形成
後にゲート酸化膜を成長させてから第１層目の多
結晶シリコンと基板３０の接続をするためのコン
タクトホール１０，１１の開孔をした後に、第１
層目の多結晶シリコン１９，２０，２１，２７
（斜線部のパターン）をデポジシヨンした後に、
全面にＰイオンを打ち込んでソース・ドレイン３
１，３２，３３を形成する。この後、第２フイー
ルド膜３６をデポジシヨンし、ゲートとなる多結
晶シリコン１９，２０上の第２フイールド膜を除
去し、前記多結晶シリコン１９，２０上を熱酸化
して薄膜トランジスタのゲート絶縁膜を形成す
る。その後、第１層と第２層目の多結晶シリコン
を接続するコンタクトホール１２，１３，１４を
開孔し、薄膜トランジスタのチヤネル、およびソ
ース、ドレインを形成する第２層目の多結晶シリ
コン２２，２３（点部のパターン）をデポジシヨ
ンし、選択的にP+拡散をする。さらに、第３フ
イールド膜３５をデポジシヨンした後に、コンタ
クトホール１５，１６を開孔後、Al−Si層２４，
２５，２６を形成する。この結果N+拡散層３１
を（−）電源VSSに接続されたソース、３２をド
レイン、多結晶シリコン２０をゲートとするＮチ
ヤネルトランジスタと多結晶シリコン層２２にお
いて（＋）電源VDDに接続されたソース５５、チ
ヤネル５４、ドレイン５６、多結晶シリコン２０
をゲートとするＰチヤネルトランジスタが形成さ
れ、各々のドレインがダイオードを介して接続さ
れるCMOSのフリツプフロツプが構成できる。
第５図に第２図に示したセルパターンの回路図
を示す。Ｎチヤネルトランジスタ４０〜４３はバ
ルクシリコン単結晶中に、また、Ｐチヤネルトラ
ンジスタ４４，４５は多結晶薄膜トランジスタと
して形成される。ダイオード４６，４７はＰチヤ
ネルとＮチヤネルトランジスタの接続点に発生す
る多結晶シリコンのダイオードであり、P+多結
晶シリコン層に重合するN+多結晶シリコン層を
介在させたことにより、このダイオードは、多結
晶シリコン層同士が部分的に重ねて形成されたダ
イオードとなり、リーク電流が大きく、接合面積
も大きいから低抵抗であり、フリツプフロツプま
してやシリコンメモリの動作上は障害とならな
い。
を示す。Ｎチヤネルトランジスタ４０〜４３はバ
ルクシリコン単結晶中に、また、Ｐチヤネルトラ
ンジスタ４４，４５は多結晶薄膜トランジスタと
して形成される。ダイオード４６，４７はＰチヤ
ネルとＮチヤネルトランジスタの接続点に発生す
る多結晶シリコンのダイオードであり、P+多結
晶シリコン層に重合するN+多結晶シリコン層を
介在させたことにより、このダイオードは、多結
晶シリコン層同士が部分的に重ねて形成されたダ
イオードとなり、リーク電流が大きく、接合面積
も大きいから低抵抗であり、フリツプフロツプま
してやシリコンメモリの動作上は障害とならな
い。
一般に、多結晶シリコン層は単結晶シリコンに
比し、移動度が極端に低く、トランジスタ特性が
劣悪で、特にOFFリーク電流の多いことが知ら
れている。しかし、発明者らはこの特性の改善に
努力した結果次のことがわかつた。第３図に示す
ように多結晶シリコンのデポジシヨン温度を700
℃以下にすると移動度が改善され、特に500℃近
辺では10に近い特性が得られた。またOFFリー
クの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の
方式が最も良かつた。また、多結晶シリコンの層
のデポジシヨン温度が高くても、レーザによるア
ニーリングを実施すると移動度、OFFリークの
改善が可能である。
比し、移動度が極端に低く、トランジスタ特性が
劣悪で、特にOFFリーク電流の多いことが知ら
れている。しかし、発明者らはこの特性の改善に
努力した結果次のことがわかつた。第３図に示す
ように多結晶シリコンのデポジシヨン温度を700
℃以下にすると移動度が改善され、特に500℃近
辺では10に近い特性が得られた。またOFFリー
クの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の
方式が最も良かつた。また、多結晶シリコンの層
のデポジシヨン温度が高くても、レーザによるア
ニーリングを実施すると移動度、OFFリークの
改善が可能である。
第４図は、500℃で多結晶シリコンをデポジシ
ヨンし、さらにチヤネル部にイオン打ち込みによ
りＰイオンをライトドープし、ゲート酸化膜を
1100℃で形成して得られたメモリ・セルに用いる
ものと同じサイズのトランジスタの特性を示す。
特性はメモリに応用するについて十分である。
ヨンし、さらにチヤネル部にイオン打ち込みによ
りＰイオンをライトドープし、ゲート酸化膜を
1100℃で形成して得られたメモリ・セルに用いる
ものと同じサイズのトランジスタの特性を示す。
特性はメモリに応用するについて十分である。
以上のような構成とすることにより、配線材料
としてAl等の金属材料を用いないので、大きな
コンタクトホールも必要なく、半導体装置のサイ
ズを縮小できる。
としてAl等の金属材料を用いないので、大きな
コンタクトホールも必要なく、半導体装置のサイ
ズを縮小できる。
また、少なくとも一方のインバータは、第１導
電型の不純物導入層領域の一方と第２導電型の不
純物導入領域の一方との電気的接続経路間に、当
該第２導電型の不純物導入領域の一方と部分的に
重ねて接続される第１導電型の多結晶シリコン層
を介在させることにより、多結晶同士のPN接合
が形成される。多結晶同士のPN接合は、単結晶
シリコン同士で形成されるPN接合、あるいは、
多結晶シリコンと単結晶シリコンによるPN接合
に比してリーク電流が大きいので、電圧降下を小
さくできる効果があり、しかも、多結晶シリコン
同士のPN接合が重合して形成されているから接
合面積が大きく、電圧降下をより小さくできる効
果がある。
電型の不純物導入層領域の一方と第２導電型の不
純物導入領域の一方との電気的接続経路間に、当
該第２導電型の不純物導入領域の一方と部分的に
重ねて接続される第１導電型の多結晶シリコン層
を介在させることにより、多結晶同士のPN接合
が形成される。多結晶同士のPN接合は、単結晶
シリコン同士で形成されるPN接合、あるいは、
多結晶シリコンと単結晶シリコンによるPN接合
に比してリーク電流が大きいので、電圧降下を小
さくできる効果があり、しかも、多結晶シリコン
同士のPN接合が重合して形成されているから接
合面積が大きく、電圧降下をより小さくできる効
果がある。
第１図はCMOSRAMの回路図である。第２図
ａは本発明のフリツプフロツプの一実施例の平面
図で、第２図ｂは断面図を示す。第３図は多結晶
シリコンの移動度とデポジシヨンの温度の関係を
示す図、また、第４図は本発明により得られた多
結晶シリコントランジスタの特性図である。第５
図は第２図の回路図である。 １０，１１，１２，１３，１４，１５，１６…
…コンタクトホール、１９，２０，２１，２７…
…第１層目の多結晶シリコン、２２，２３……第
２層目の多結晶シリコン、３０……基板、３１，
３２，３３……ソース・ドレイン、５４……チヤ
ネル、５５……ソース、５６……ドレイン。
ａは本発明のフリツプフロツプの一実施例の平面
図で、第２図ｂは断面図を示す。第３図は多結晶
シリコンの移動度とデポジシヨンの温度の関係を
示す図、また、第４図は本発明により得られた多
結晶シリコントランジスタの特性図である。第５
図は第２図の回路図である。 １０，１１，１２，１３，１４，１５，１６…
…コンタクトホール、１９，２０，２１，２７…
…第１層目の多結晶シリコン、２２，２３……第
２層目の多結晶シリコン、３０……基板、３１，
３２，３３……ソース・ドレイン、５４……チヤ
ネル、５５……ソース、５６……ドレイン。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型及び第２導電型トランジスタをそ
れぞれ電源間に直列接続して構成された２つのイ
ンバータの入出力を交差接続し、基板表面及び該
基板上方に形成されてなるフリツプフロツプにお
いて、 前記第１導電型のトランジスタは前記基板表面
に形成された２つの第１導電型の不純物導入層領
域をソース及びドレインとし、 前記第２導電型のトランジスタは前記基板上方
に配置された多結晶シリコン層に形成された２つ
の第２導電型の不純物導入領域をソース及びドレ
インとし、 少なくとも一方の前記インバータは、前記第１
導電型の不純物導入層領域の一方と前記第２導電
型の不純物導入領域の一方との電気的接続経路間
に、当該第２導電型の不純物導入領域の一方と部
分的に重ねて接続される第１導電型の多結晶シリ
コン層を介在させる ことを特徴とするフリツプフロツプ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090316A JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
| JP4036619A JPH0732202B2 (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
| JP4036620A JPH0669457A (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090316A JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Related Child Applications (7)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036622A Division JPH0682809B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
| JP4036620A Division JPH0669457A (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
| JP4036621A Division JPH0732203B2 (ja) | 1992-02-24 | 1992-02-24 | メモリセル |
| JP4036623A Division JPH0682810B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
| JP4036617A Division JPH0732201B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置 |
| JP4036618A Division JPH0677436A (ja) | 1992-02-24 | 1992-02-24 | ランダム・アクセス・メモリ |
| JP4036619A Division JPH0732202B2 (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214566A JPH0214566A (ja) | 1990-01-18 |
| JPH0459783B2 true JPH0459783B2 (ja) | 1992-09-24 |
Family
ID=13995125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Granted JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214566A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2596359B2 (ja) * | 1993-12-17 | 1997-04-02 | 日本電気株式会社 | 半導体集積回路装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
| JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
| JPS5562771A (en) * | 1978-11-02 | 1980-05-12 | Toshiba Corp | Integrated circuit device |
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575900U (ja) * | 1978-11-17 | 1980-05-24 |
-
1989
- 1989-04-10 JP JP1090316A patent/JPH0214566A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
| JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
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| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214566A (ja) | 1990-01-18 |
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