JPH01130395A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01130395A JPH01130395A JP62290401A JP29040187A JPH01130395A JP H01130395 A JPH01130395 A JP H01130395A JP 62290401 A JP62290401 A JP 62290401A JP 29040187 A JP29040187 A JP 29040187A JP H01130395 A JPH01130395 A JP H01130395A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- power supply
- terminal
- memory
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にそのメモリセ
ルおよび電源端子に関するものである。
ルおよび電源端子に関するものである。
第３図は、スタティック型ランダムアクセスメモリ（以
下ＳＲＡＭと称す）も含めた半導体記憶装置の一般的な
構成を示したものである。この図において、３１は入出
力回路、３２は行デコーダ、３３はメモリセルアレイ、
３４は列デ、コーダ、３５はアドレス入力線、３６はデ
ータ入出力線、３７は電源端子、３８はグランド端子で
ある。
下ＳＲＡＭと称す）も含めた半導体記憶装置の一般的な
構成を示したものである。この図において、３１は入出
力回路、３２は行デコーダ、３３はメモリセルアレイ、
３４は列デ、コーダ、３５はアドレス入力線、３６はデ
ータ入出力線、３７は電源端子、３８はグランド端子で
ある。
ＳＲＡＭの場合、メモリアレイ３３を構成するメモリセ
ルは一般的には第４図に示す構成になっている。この図
において、４１ないし４４はＮＭＯＳトランジスタ、４
５．４６は高抵抗負荷素子である。
ルは一般的には第４図に示す構成になっている。この図
において、４１ないし４４はＮＭＯＳトランジスタ、４
５．４６は高抵抗負荷素子である。
この様な構成のＳＲＡＭでは、メモリセルは書き込み／
読み出し可能な通常のスタティック型メモリセルとして
のみ動作し、電源端子３７からの電源ｖｃｅが供給され
ない状態ではメモリのデー、夕を保持することはできな
い。
読み出し可能な通常のスタティック型メモリセルとして
のみ動作し、電源端子３７からの電源ｖｃｅが供給され
ない状態ではメモリのデー、夕を保持することはできな
い。
なお、ＳＲＡＭの基本的な動作およびスタティツク型メ
モリセルの動作は、同業者にはよく知られていることで
あるため、その詳細な説明は省略する。
モリセルの動作は、同業者にはよく知られていることで
あるため、その詳細な説明は省略する。
従来のＳＲＡＭは以上の様に構成されているため、電源
を切るとデータの保持を行うことができない、つまり、
一般的に知られているＲＯＭ（Ｒｅ−ａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）の性質を持ち合わせていないなどの問題
点があった。
を切るとデータの保持を行うことができない、つまり、
一般的に知られているＲＯＭ（Ｒｅ−ａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）の性質を持ち合わせていないなどの問題
点があった。
この発明は上記の様な問題点を解消するためなされたも
ので、ＳＲＡＭとしても使用できかつＲＯＭとしても使
用できる半導体記憶装置を提供することを目的とする。
ので、ＳＲＡＭとしても使用できかつＲＯＭとしても使
用できる半導体記憶装置を提供することを目的とする。
この発明に係る半導体記憶装置は、外部ｉ子として２つ
の電源端子を設け、メモリセル内にこの電源端子と接続
された２本の電源ラインを配線し、メモリセル内の２つ
の高抵抗負荷素子の一端をそれぞれ第１の電源ラインも
しくは第２の電源ラインに接続し、上記２つの電源端子
を、一方は回路全体に電圧を与える電源端子とし、他方
はメモリセルの状態を選択するための切り換え端子とし
たものである。
の電源端子を設け、メモリセル内にこの電源端子と接続
された２本の電源ラインを配線し、メモリセル内の２つ
の高抵抗負荷素子の一端をそれぞれ第１の電源ラインも
しくは第２の電源ラインに接続し、上記２つの電源端子
を、一方は回路全体に電圧を与える電源端子とし、他方
はメモリセルの状態を選択するための切り換え端子とし
たものである。
この発明においては、２つの電源端子のどちらか一方を
回路全体に電圧を与える電源端子とし、他方を切り換え
端子とし、この電源端子と接続された２本の電源ライン
をメモリセル内の２つの高抵抗負荷素子の一端とそれぞ
れ接続することにより、メモリを、この切り換え端子に
“Ｈ”を与えた場合は通常のＳＲＡＭとして使用でき、
Ｌ″を与えた場合は予め定めておいたＲＯＭとして使用
できる。
回路全体に電圧を与える電源端子とし、他方を切り換え
端子とし、この電源端子と接続された２本の電源ライン
をメモリセル内の２つの高抵抗負荷素子の一端とそれぞ
れ接続することにより、メモリを、この切り換え端子に
“Ｈ”を与えた場合は通常のＳＲＡＭとして使用でき、
Ｌ″を与えた場合は予め定めておいたＲＯＭとして使用
できる。
以下、この発明の一実施例について説明する。
第１図において、１は入出力回路、２は行デコーダ、３
は後述するメモリセルで構成されたメモリセルアレイ、
４は列デコーダ、５はアドレス入力線、６はデータ入出
力線、７は第１の電源端子、８は第２の電源端子、９は
グランド端子である。
は後述するメモリセルで構成されたメモリセルアレイ、
４は列デコーダ、５はアドレス入力線、６はデータ入出
力線、７は第１の電源端子、８は第２の電源端子、９は
グランド端子である。
この構成は、従来の装置の構成と比較して、第２の電源
端子が追加されている点が異なる。
端子が追加されている点が異なる。
次に第２図により、−本実施例のメモリアレイ３を構成
するメモリセルについて説明する。第２図において、１
１ないし１４は８ＭＯ３）ランジスタ、１５．１６は高
抵抗負荷素子である。さらに、メモリセル内には第１図
に示されている第１．第２の電源端子７．８と接続され
ている２本の電源ラインＶｃｃｌ、Ｖｃｃ２が通過して
おり、高抵抗負荷素子１５の片側のノードａはＶｃｃｌ
に接続され、高抵抗負荷素子１６の片側のノードｂはＶ
ｃｃ２に接続されている。
するメモリセルについて説明する。第２図において、１
１ないし１４は８ＭＯ３）ランジスタ、１５．１６は高
抵抗負荷素子である。さらに、メモリセル内には第１図
に示されている第１．第２の電源端子７．８と接続され
ている２本の電源ラインＶｃｃｌ、Ｖｃｃ２が通過して
おり、高抵抗負荷素子１５の片側のノードａはＶｃｃｌ
に接続され、高抵抗負荷素子１６の片側のノードｂはＶ
ｃｃ２に接続されている。
第２図に示すメモリセルの動作を、下記４つの状態に分
けて説明する。
けて説明する。
（１） Ｖｃｃｌ ＝Ｖｅｃ２ ’ ＠Ｈ’″の場合
従来例で示したと同様に、書き込み／読み出し可能な通
常のスタティック型メモリセルとして動作する。
従来例で示したと同様に、書き込み／読み出し可能な通
常のスタティック型メモリセルとして動作する。
（２） Ｖｃｃｌ ＝ ” Ｈ″＋ ｖｃｃ２−“Ｌ
”の場合Ｖｃｃ２がｓ Ｌ Ｉ″であるため、ノードｂ
、ノードｆはＬ″となり、８ＭＯ３）ランジスタ１４は
非導通状態となる。このため、ノードＣはＶｃｃｌ、つ
まり“Ｈ″レベ５にプルアップされて、ＮＭＯＳトラン
ジスタ１３は導通状態となり、ノードＣは“Ｈ”レベル
、ノードｄは″Ｌ３レベルでラッチされた状態になる。
”の場合Ｖｃｃ２がｓ Ｌ Ｉ″であるため、ノードｂ
、ノードｆはＬ″となり、８ＭＯ３）ランジスタ１４は
非導通状態となる。このため、ノードＣはＶｃｃｌ、つ
まり“Ｈ″レベ５にプルアップされて、ＮＭＯＳトラン
ジスタ１３は導通状態となり、ノードＣは“Ｈ”レベル
、ノードｄは″Ｌ３レベルでラッチされた状態になる。
この状態では、メモリセルに対して読み出し動作を行っ
た場合、つまりワードラインＷＬを立ち上げた状態にお
いては、ビットラインＢＬには１Ｈ”、ビットラインＢ
Ｌには“Ｌ”の情報が現れる。つまり、このメモリセル
はｒｌＪを記憶していることになる。
た場合、つまりワードラインＷＬを立ち上げた状態にお
いては、ビットラインＢＬには１Ｈ”、ビットラインＢ
Ｌには“Ｌ”の情報が現れる。つまり、このメモリセル
はｒｌＪを記憶していることになる。
（３） Ｖｃｄ−”Ｌ″、Ｖｃｃ２−“Ｈ”の場合（
２）で説明した動作と逆の動作を行う、つまり、このメ
モリセルは「０」を記憶していることになる。
２）で説明した動作と逆の動作を行う、つまり、このメ
モリセルは「０」を記憶していることになる。
（４） Ｖｃｃｌ−“Ｌ″、Ｖｃｃ２−“Ｌ′″の場
合メモリセルからの読み出し動作を行うことはできない
。
合メモリセルからの読み出し動作を行うことはできない
。
上記（１）〜（４）までの状態は、第５図に示されたメ
モリセル状態表のケース１の場合である。ケース２は、
ケース１と相補的にＶｃｅ１，２と２つの高抵抗負荷素
子の一端を接続したもので、ケース３およびケース４は
２つの高抵抗負荷素子の一端を両方ともそれぞれＶｅａ
ｌ、Ｖｃｅ２に接続したものである。
モリセル状態表のケース１の場合である。ケース２は、
ケース１と相補的にＶｃｅ１，２と２つの高抵抗負荷素
子の一端を接続したもので、ケース３およびケース４は
２つの高抵抗負荷素子の一端を両方ともそれぞれＶｅａ
ｌ、Ｖｃｅ２に接続したものである。
第５図において、−線の状態は、正常な書き込みおよび
読み出しができない状態で、メモリセルをこの状態にな
らしめることは、原則として禁止する。ここで、例えば
Ｖｃｃｌを本実施例によるメモリを用いた半導体集積回
路全体に電圧を与える電源とし、Ｖｃｅ２をＳＲＡＭ／
ＲＯＭ切り換え端子と設定すると、第５図内で破線で示
した範囲でメモリセルの状態を変えることができる。
読み出しができない状態で、メモリセルをこの状態にな
らしめることは、原則として禁止する。ここで、例えば
Ｖｃｃｌを本実施例によるメモリを用いた半導体集積回
路全体に電圧を与える電源とし、Ｖｃｅ２をＳＲＡＭ／
ＲＯＭ切り換え端子と設定すると、第５図内で破線で示
した範囲でメモリセルの状態を変えることができる。
第６図において、（ａ）に示すメモリセルアレイ３はＡ
ｆ＋Ｉ域のメモリセルを任意のデータに応じて第５図の
ケース１もしくは２で示した様に接続し、Ｂ領域のメモ
リセルをケース３で示した様に接続したものとする。
ｆ＋Ｉ域のメモリセルを任意のデータに応じて第５図の
ケース１もしくは２で示した様に接続し、Ｂ領域のメモ
リセルをケース３で示した様に接続したものとする。
上記半導体集積回路を使用する時、Ｖｅｃ２＝“Ｈ”と
しておけば、（ｂ）に示す様にメモリアレイ３はＡ領域
、Ｂ領域ともＳＲＡＭのセルとして動作し、通常のＳＲ
ＡＭと同様に使用できる。
しておけば、（ｂ）に示す様にメモリアレイ３はＡ領域
、Ｂ領域ともＳＲＡＭのセルとして動作し、通常のＳＲ
ＡＭと同様に使用できる。
また、■０，２−“Ｌ”とすれば、（Ｃ）に示す様にＡ
８１域のメモリセルは予めプログラムされたＲＯＭセ
ルとして、Ｂ領域のメモリセルは通常のＳＲＡＭのセル
として使用できる。
８１域のメモリセルは予めプログラムされたＲＯＭセ
ルとして、Ｂ領域のメモリセルは通常のＳＲＡＭのセル
として使用できる。
ここで、メモリセルアレイ全体をケース１もしくはケー
ス２のメモリセルで構成すれば、Ｖｃｅ２の切り換えに
より、全体がＲＡＭもしくはＲＯＭ’として使用できる
ことは言うまでもない。また、周辺回路の電源ラインは
当然Ｖｃｃｌ（常にＨ”を与えられている）に接続され
ている。
ス２のメモリセルで構成すれば、Ｖｃｅ２の切り換えに
より、全体がＲＡＭもしくはＲＯＭ’として使用できる
ことは言うまでもない。また、周辺回路の電源ラインは
当然Ｖｃｃｌ（常にＨ”を与えられている）に接続され
ている。
なお、°本発明は、単体のＳＲＡＭやＲＯＭだけでなく
、例えばマイクロプロセッサ内にコアセルとして用いら
れるＲＡＭＪ？３ＲＯＭにも適用でき、上記実施例と同
様の効果を奏する。
、例えばマイクロプロセッサ内にコアセルとして用いら
れるＲＡＭＪ？３ＲＯＭにも適用でき、上記実施例と同
様の効果を奏する。
以上の様に、この発明に係る半導体記憶装置によれば、
２つの電源端子を設け、そのうち１つの電源端子を“Ｈ
”もしくは“Ｌ”に切り換えるようにし、これらの電源
端子と接続された２本の電源しインをメモリセル内の２
つの高抵抗負荷素子の一端とそれぞれ接続したので、メ
モリアレイを・ ＳＲＡＭもしくはＲＯＭのいずれとし
ても動作する様に構成でき、応用範囲の広いメモリが得
られる効果がある。
２つの電源端子を設け、そのうち１つの電源端子を“Ｈ
”もしくは“Ｌ”に切り換えるようにし、これらの電源
端子と接続された２本の電源しインをメモリセル内の２
つの高抵抗負荷素子の一端とそれぞれ接続したので、メ
モリアレイを・ ＳＲＡＭもしくはＲＯＭのいずれとし
ても動作する様に構成でき、応用範囲の広いメモリが得
られる効果がある。
第１図は本発明の一実施例による半導体記憶装置の構成
を示す図、第２図は本発明の一実施例によるメモリセル
の構成を示す図、第３図は従来の半導体記憶装置の構成
を示す図、第４図は従来のメモリセルの構成を示す図、
第５図は本発明によるメモリセルの状態を説明するため
の図、第６図は本発明による半導体記憶装置の使用例を
説明するための図である。 ２は行デコーダ、３はメモリセルアレイ、４は列デコー
ダ、５はアドレス入力線、６はデータ入出力線、７は第
１の電源端子、８は第２の電源端子、１５．１６は高抵
抗負荷素子。 なお、図中、同一符号は同一、又は相当部分を示す。
を示す図、第２図は本発明の一実施例によるメモリセル
の構成を示す図、第３図は従来の半導体記憶装置の構成
を示す図、第４図は従来のメモリセルの構成を示す図、
第５図は本発明によるメモリセルの状態を説明するため
の図、第６図は本発明による半導体記憶装置の使用例を
説明するための図である。 ２は行デコーダ、３はメモリセルアレイ、４は列デコー
ダ、５はアドレス入力線、６はデータ入出力線、７は第
１の電源端子、８は第２の電源端子、１５．１６は高抵
抗負荷素子。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）２つの電源端子、メモリセルアレイ、行および列
デコーダ、データ入出力線、およびアドレス入力線を備
えた半導体記憶装置であって、上記メモリセルアレイを
構成する各メモリセルは、該メモリセル中を、上記２つ
の電源端子から配線され該メモリセルを構成する２つの
高抵抗負荷素子の一端にそれぞれ接続される２本の電源
ラインが通過しているものであり、 上記２つの電源端子の一方は回路全体に電圧を与える電
源端子であり、他方はその“Ｈ”、“Ｌ”の切り換えに
よって上記メモリセルの状態を選択するための切り換え
端子であることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290401A JPH01130395A (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290401A JPH01130395A (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01130395A true JPH01130395A (ja) | 1989-05-23 |
Family
ID=17755533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290401A Pending JPH01130395A (ja) | 1987-11-16 | 1987-11-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01130395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4128919A1 (de) * | 1990-08-31 | 1992-03-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung |
| JP4727796B2 (ja) * | 2000-09-04 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
1987
- 1987-11-16 JP JP62290401A patent/JPH01130395A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4128919A1 (de) * | 1990-08-31 | 1992-03-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung |
| US5365475A (en) * | 1990-08-31 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device usable as static type memory and read-only memory and operating method therefor |
| JP4727796B2 (ja) * | 2000-09-04 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
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