JP2515020B2 - ガリウム砒素半導体集積回路 - Google Patents
ガリウム砒素半導体集積回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はガリウム砒素半導体集積回路に関し、特に
ガリウム砒素メモリ装置の回路構成に関するものであ
る。
ガリウム砒素メモリ装置の回路構成に関するものであ
る。
第２図は例えば1984年ガリウム砒素ICシンポジウム
テクニカルダイジェスト（GaAs IC Symposium Technica
l Digest）117〜120ページに記載の従来のガリウム砒素
メモリの回路構成を示すものであり、１はメモリセルア
レイ、２はＸデコーダ、３はＹデコーダ、41〜4mはワー
ド線ドライバ、51〜5nはビット線選択信号のドライバで
ある。また６はメモリセルの高い側の電源、７はＸデコ
ーダ及びＹデコーダの高い側の電源で、メモリセル、Ｘ
デコーダ及びＹデコーダの低い側の電源はいずれも共通
で接地電位にとられる。
テクニカルダイジェスト（GaAs IC Symposium Technica
l Digest）117〜120ページに記載の従来のガリウム砒素
メモリの回路構成を示すものであり、１はメモリセルア
レイ、２はＸデコーダ、３はＹデコーダ、41〜4mはワー
ド線ドライバ、51〜5nはビット線選択信号のドライバで
ある。また６はメモリセルの高い側の電源、７はＸデコ
ーダ及びＹデコーダの高い側の電源で、メモリセル、Ｘ
デコーダ及びＹデコーダの低い側の電源はいずれも共通
で接地電位にとられる。
第３図に示すものは、メモリセルアレイ１に含まれる
１つのメモリセルであり、ノーマリオン型MESFET11を負
荷とし、ノーマリオフ型MESFET13をドライバとする第１
のインバータ回路と、ノーマリオン型MESFET12を負荷と
し、ノーマリオフ型MESFET14をドライバとする第２のイ
ンバータを含み、上記第１及び第２のインバータ回路の
入出力が互いに交差接続された構成を有する。ノーマリ
オン型MESFET15は第１のトランスファゲートで、ゲート
にワード線21が入力し、他の２端子には第１のビット線
19と第１のストレージノード17が接続される。同様にノ
ーマリオン型MESFET16は第２のトランスファゲートで、
ゲートにワード線21が入力し、他の２端子には第２のビ
ット線20と第２のストレージノード18が接続される。
１つのメモリセルであり、ノーマリオン型MESFET11を負
荷とし、ノーマリオフ型MESFET13をドライバとする第１
のインバータ回路と、ノーマリオン型MESFET12を負荷と
し、ノーマリオフ型MESFET14をドライバとする第２のイ
ンバータを含み、上記第１及び第２のインバータ回路の
入出力が互いに交差接続された構成を有する。ノーマリ
オン型MESFET15は第１のトランスファゲートで、ゲート
にワード線21が入力し、他の２端子には第１のビット線
19と第１のストレージノード17が接続される。同様にノ
ーマリオン型MESFET16は第２のトランスファゲートで、
ゲートにワード線21が入力し、他の２端子には第２のビ
ット線20と第２のストレージノード18が接続される。
第４図に示すものは、Ｘデコーダ２に含まれる１つの
Ｘデコーダ回路とワード線ドライバ回路である。30はNO
R回路によるデコーダ回路であり、ノーマリオン型MESFE
T22を負荷とし、ｐ個のノーマリオフ型MESFET231〜23p
を並列のドライバ回路として、上記ノーマリオフ型MESF
ET231〜23pのそれぞれのゲートにはＸアドレス信号X1〜
Xpが入力される構成を有する。また31はワード線ドライ
バ回路で、ノーマリオン型MESFET24はドレインが電源
８、ゲートがNOR出力27、ソースがショットキダイオー
ド25のアノードに接続され、ショットキダイオード25の
カソードはノーマリオン型MESFET26のドレイン28に接続
され、ノーマリオン型MESFET26のゲート及びソースは負
の電源29に接続される。ノード28はワード線となる。
Ｘデコーダ回路とワード線ドライバ回路である。30はNO
R回路によるデコーダ回路であり、ノーマリオン型MESFE
T22を負荷とし、ｐ個のノーマリオフ型MESFET231〜23p
を並列のドライバ回路として、上記ノーマリオフ型MESF
ET231〜23pのそれぞれのゲートにはＸアドレス信号X1〜
Xpが入力される構成を有する。また31はワード線ドライ
バ回路で、ノーマリオン型MESFET24はドレインが電源
８、ゲートがNOR出力27、ソースがショットキダイオー
ド25のアノードに接続され、ショットキダイオード25の
カソードはノーマリオン型MESFET26のドレイン28に接続
され、ノーマリオン型MESFET26のゲート及びソースは負
の電源29に接続される。ノード28はワード線となる。
第５図に示すものは、Ｙデコーダ３に含まれる１つの
Ｙデコーダ回路とビット線選択信号のドライバ回路であ
る。構成はＸデコーダと同様で、39はNOR回路によるデ
コーダ回路であり、ノーマリオン型MESFET32を負荷と
し、ｑ個のノーマリオフ型MESFET331〜33qを並列のドラ
イバ回路とし、上記ノーマリオフ型MESFENT331〜33qの
それぞれのゲートにはＹアドレス信号Y1〜Yqが入力され
る。また、40はビット線選択信号のドライバ回路で、ノ
ーマリオン型MESFET34はドレインが電源8,ゲートがNOR
出力37、ソースがショットキダイオード35のアノードに
接続され、ショットキダイオード35のカソードはノーマ
リオン型MESFET36のドレイン38に接続され、ノーマリオ
ン型MESFET36のゲート及びソースは負の電源29に接続さ
れる。ノード38はビット線選択信号となる。
Ｙデコーダ回路とビット線選択信号のドライバ回路であ
る。構成はＸデコーダと同様で、39はNOR回路によるデ
コーダ回路であり、ノーマリオン型MESFET32を負荷と
し、ｑ個のノーマリオフ型MESFET331〜33qを並列のドラ
イバ回路とし、上記ノーマリオフ型MESFENT331〜33qの
それぞれのゲートにはＹアドレス信号Y1〜Yqが入力され
る。また、40はビット線選択信号のドライバ回路で、ノ
ーマリオン型MESFET34はドレインが電源8,ゲートがNOR
出力37、ソースがショットキダイオード35のアノードに
接続され、ショットキダイオード35のカソードはノーマ
リオン型MESFET36のドレイン38に接続され、ノーマリオ
ン型MESFET36のゲート及びソースは負の電源29に接続さ
れる。ノード38はビット線選択信号となる。
次に動作について説明する。まず、ロウ方向の選択は
Ｘデコーダによって行われる。すなわち30はNOR回路に
より構成されるため、Ｘアドレス信号X1〜Xpが全てLOW
レベルの時のみNOR出力27はHighレベルとなり、X1〜Xp
のうち少なくとも１つでもHighレベルであればNOR出力2
7はLOWレベルとなる。通常X1〜Xpはそれぞれのアドレス
の組合せについて、ｍ個のＸデコーダのただ１つに対し
て全てがLOWレベルとなるように構成されるため、ｍ個
のNOR出力のうちのただ１つがHighレベルとなり、他は
全てLOWレベルとなる。またワード線ドライバ31はソー
スフォロワによるレベルシフト回路として動作するた
め、出力信号28は入力信号27と同相となる。すなわち、
ワード線は、１つのLOWに対してのみHighレベルとな
り、他のロウでは全てLOWレベルとなる。
Ｘデコーダによって行われる。すなわち30はNOR回路に
より構成されるため、Ｘアドレス信号X1〜Xpが全てLOW
レベルの時のみNOR出力27はHighレベルとなり、X1〜Xp
のうち少なくとも１つでもHighレベルであればNOR出力2
7はLOWレベルとなる。通常X1〜Xpはそれぞれのアドレス
の組合せについて、ｍ個のＸデコーダのただ１つに対し
て全てがLOWレベルとなるように構成されるため、ｍ個
のNOR出力のうちのただ１つがHighレベルとなり、他は
全てLOWレベルとなる。またワード線ドライバ31はソー
スフォロワによるレベルシフト回路として動作するた
め、出力信号28は入力信号27と同相となる。すなわち、
ワード線は、１つのLOWに対してのみHighレベルとな
り、他のロウでは全てLOWレベルとなる。
次にカラム方向の選択はＹデコーダによって行われる
が、回路構成がＸデコーダと全く同様であり、従って同
様の動作によって、ビット線選択信号はｎ個のうち１つ
のカラムに対してのみHighレベルとなり、他のカラムで
は全てLOWレベルとなる。
が、回路構成がＸデコーダと全く同様であり、従って同
様の動作によって、ビット線選択信号はｎ個のうち１つ
のカラムに対してのみHighレベルとなり、他のカラムで
は全てLOWレベルとなる。
ワード線21がHighレベルとなるとトランスファゲート
15と16が導通状態となり、ストレージノード17及び18に
蓄えられた一対のデータがビット線19及び20に読み出さ
れる。一本のワード線は、全カラムに共通に入力される
ため、上記読み出し動作は全てのカラムで行われるが、
このうち、ビット線選択信号がHighレベルのカラムにお
いてのみ、外部と接続され、外部へのデータの読み出
し、外部からのデータの書き込みが可能となる。
15と16が導通状態となり、ストレージノード17及び18に
蓄えられた一対のデータがビット線19及び20に読み出さ
れる。一本のワード線は、全カラムに共通に入力される
ため、上記読み出し動作は全てのカラムで行われるが、
このうち、ビット線選択信号がHighレベルのカラムにお
いてのみ、外部と接続され、外部へのデータの読み出
し、外部からのデータの書き込みが可能となる。
すなわち、各アドレス信号の組み合せに対し、ただ１
つのメモリセルが選択され、データの読み出しあるいは
書き込みが行われる。
つのメモリセルが選択され、データの読み出しあるいは
書き込みが行われる。
従来のガリウム砒素メモリ装置は以上のような構成を
有するため、メモリセル、Ｘデコーダ及びＹデコーダに
おける電流の流れは次のようになる。
有するため、メモリセル、Ｘデコーダ及びＹデコーダに
おける電流の流れは次のようになる。
まずメモリセルにおいては、電流は、負荷のノーマリ
オン型MESFET11及び12によって決まるが、この電流値は
ドライバFET13及び14におけるゲートがLOWレベルの際の
ドレインからソースへのリーク電流によって制限され
る。すなわち負荷11あるいは12の電流が、上記ドライバ
FET13あるいは14のリーク電流と同程度かこれを下回る
と、データのHighレベルが低下して、データの保持が不
可能となってしまうからである。通常は、これを回避す
るために、負荷11あるいは12の電流値を上記ドライバFE
T13あるいは14のリーク電流よりも１桁ないし２桁多く
とられるが、ガリウム砒素MESFETにおいては、このリー
ク電流が高温で100nA〜１μＡ程度と、例えばシリコンM
OSFETに比べて５〜６桁も高いため、上記負荷電流は１
〜50μＡが必要となり、従ってメモリセルには常時大量
の貫通電流が流れることになる。この貫通電流は、メモ
リセルの選択、非選択にかかわらず流れ、しかも時間的
に変化しない。
オン型MESFET11及び12によって決まるが、この電流値は
ドライバFET13及び14におけるゲートがLOWレベルの際の
ドレインからソースへのリーク電流によって制限され
る。すなわち負荷11あるいは12の電流が、上記ドライバ
FET13あるいは14のリーク電流と同程度かこれを下回る
と、データのHighレベルが低下して、データの保持が不
可能となってしまうからである。通常は、これを回避す
るために、負荷11あるいは12の電流値を上記ドライバFE
T13あるいは14のリーク電流よりも１桁ないし２桁多く
とられるが、ガリウム砒素MESFETにおいては、このリー
ク電流が高温で100nA〜１μＡ程度と、例えばシリコンM
OSFETに比べて５〜６桁も高いため、上記負荷電流は１
〜50μＡが必要となり、従ってメモリセルには常時大量
の貫通電流が流れることになる。この貫通電流は、メモ
リセルの選択、非選択にかかわらず流れ、しかも時間的
に変化しない。
次にＸデコーダにおいては、選択されているNOR回路
においてはノーマリオフ型MESFET231〜23pが全てOFF状
態で貫通電流は流れないが、非選択のNOR回路ではノー
マリオフ型MESFET231〜23pのうち少なくとも１つはON状
態であるため電源７からノーマリオン型MESFET22及び上
記ON状態のノーマリオフ型MESFETを通じてGNDへ流れる
貫通電流が流れる。すなわち、選択されている１つのＸ
デコーダを除く全てのＸデコーダで上記貫通電流が流れ
る。この貫通電流も時間的には変化しない。
においてはノーマリオフ型MESFET231〜23pが全てOFF状
態で貫通電流は流れないが、非選択のNOR回路ではノー
マリオフ型MESFET231〜23pのうち少なくとも１つはON状
態であるため電源７からノーマリオン型MESFET22及び上
記ON状態のノーマリオフ型MESFETを通じてGNDへ流れる
貫通電流が流れる。すなわち、選択されている１つのＸ
デコーダを除く全てのＸデコーダで上記貫通電流が流れ
る。この貫通電流も時間的には変化しない。
またＹデコーダについてもＸデコーダと同様で、選択
されている１つのＹデコーダを除く全てのＹデコーダに
おいて時間的に不変な貫通電流が流れる。
されている１つのＹデコーダを除く全てのＹデコーダに
おいて時間的に不変な貫通電流が流れる。
このように従来の構成によるガリウム砒素メモリ装置
では、メモリセル、Ｘデコーダ及びＹデコーダにおい
て、時間的に不変な大量の貫通電流が存在し、この貫通
電流が全体の電流のうちの大部分を占める。電流の増大
は消費電力の増大につながるだけでなく、チップ内の配
線における電圧降下による動作不良や、チップサイズの
増大にもつながり、高集積化を阻む大きな要因となって
いた。
では、メモリセル、Ｘデコーダ及びＹデコーダにおい
て、時間的に不変な大量の貫通電流が存在し、この貫通
電流が全体の電流のうちの大部分を占める。電流の増大
は消費電力の増大につながるだけでなく、チップ内の配
線における電圧降下による動作不良や、チップサイズの
増大にもつながり、高集積化を阻む大きな要因となって
いた。
この発明は、上記のような問題点を解消するためにな
されたもので、メモリセル、Ｘデコーダ、及びＹデコー
ダにおける電流の小さい高集積化に適したガリウム砒素
メモリ装置を得ることを目的とする。
されたもので、メモリセル、Ｘデコーダ、及びＹデコー
ダにおける電流の小さい高集積化に適したガリウム砒素
メモリ装置を得ることを目的とする。
この発明に係るガリウム砒素半導体集積回路は、Ｘ及
びＹデコーダにおけるNOR回路の高い側の電源となるノ
ードと、メモリセルアレイの低い側の電源となるノード
を、共に電源から切り離して共通としたものである。
びＹデコーダにおけるNOR回路の高い側の電源となるノ
ードと、メモリセルアレイの低い側の電源となるノード
を、共に電源から切り離して共通としたものである。
この発明におけるガリウム砒素半導体集積回路は、Ｘ
及びＹデコーダとメモリセルが電気的に直列に接続され
ることにより、貫通電流が低減される。
及びＹデコーダとメモリセルが電気的に直列に接続され
ることにより、貫通電流が低減される。
以下、この発明の一実施例を図について説明する。
第１図において１はメモリセルアレイ、２はＸデコー
ダ、３はＹデコーダ、41〜4mはワード線ドライバ、51〜
5nはビット線選択信号のドライバである。６はメモリセ
ルの高い側の電源、８はメモリセルの低い側の電源とな
るノード、Ｘデコーダの高い側の電源となるノード及び
Ｙデコーダの高い側の電源となるノードの３つのノード
を電源かり切り離して共通としたものである。また、Ｘ
デコーダ及びＹデコーダの低い側の電源ノードは共に接
地されている。また本実施例においては、メモリセルア
レイ１における貫通電流の総和と、Ｘデコーダ及びＹデ
コーダにおけるNOR回路の貫通電流の総和を同程度とし
ている。
ダ、３はＹデコーダ、41〜4mはワード線ドライバ、51〜
5nはビット線選択信号のドライバである。６はメモリセ
ルの高い側の電源、８はメモリセルの低い側の電源とな
るノード、Ｘデコーダの高い側の電源となるノード及び
Ｙデコーダの高い側の電源となるノードの３つのノード
を電源かり切り離して共通としたものである。また、Ｘ
デコーダ及びＹデコーダの低い側の電源ノードは共に接
地されている。また本実施例においては、メモリセルア
レイ１における貫通電流の総和と、Ｘデコーダ及びＹデ
コーダにおけるNOR回路の貫通電流の総和を同程度とし
ている。
本実施例の動作は、従来例と同様であるが、メモリセ
ルアレイとＸ及びＹデコーダが第６図（ａ）のようにノ
ード８を介して電気的に直列接続されるため、第６図
（ｂ）に示した従来の並列接続に比べ貫通電流は1/2に
なる。また、この貫通電流は時間的に不変であるため、
直列接続しても動作には影響を与えない。
ルアレイとＸ及びＹデコーダが第６図（ａ）のようにノ
ード８を介して電気的に直列接続されるため、第６図
（ｂ）に示した従来の並列接続に比べ貫通電流は1/2に
なる。また、この貫通電流は時間的に不変であるため、
直列接続しても動作には影響を与えない。
なお、上記実施例ではメモリセルアレイにおける貫通
電流の総和とＸデコーダ及びＹデコーダにおけるNOR回
路の貫通電流の総和を同程度としたが、これらは異なっ
ていてもよい。すなわち、メモリセルアレイにおける貫
通電流の方が多いときは、第７図（ａ）に示すようにノ
ード８とGNDとの間に電流補償用の電流源41を設けて上
記２種の貫通電流を実質的に同程度とすればよいし、逆
の場合は第７図（ｂ）に示すように電源６とノード８の
間に電流補償用の電流源42を設ければよい。
電流の総和とＸデコーダ及びＹデコーダにおけるNOR回
路の貫通電流の総和を同程度としたが、これらは異なっ
ていてもよい。すなわち、メモリセルアレイにおける貫
通電流の方が多いときは、第７図（ａ）に示すようにノ
ード８とGNDとの間に電流補償用の電流源41を設けて上
記２種の貫通電流を実質的に同程度とすればよいし、逆
の場合は第７図（ｂ）に示すように電源６とノード８の
間に電流補償用の電流源42を設ければよい。
また上記実施例では、メモリセル及びデコーダのNOR
回路の負荷素子としてノーマリオン型MESFETを用いたも
のを説明したが、抵抗等の他の素子でもよく、上記と同
様の効果を奏する。
回路の負荷素子としてノーマリオン型MESFETを用いたも
のを説明したが、抵抗等の他の素子でもよく、上記と同
様の効果を奏する。
以上のようにこの発明によれば、Ｘ及びＹデコーダに
おけるNOR回路の高い側の電源となるノードと、メモリ
セルアレイの低い側の電源となるノードを、共に電源か
ら切り離して共通とすることにより、メモリセルアレイ
とＸ及びＹデコーダとを電気的に直列に接続するように
したので、貫通電流が小さく、動作が安定で、チップサ
イズが小さく高集積化に適したガリウム砒素メモリ装置
が得られる効果がある。
おけるNOR回路の高い側の電源となるノードと、メモリ
セルアレイの低い側の電源となるノードを、共に電源か
ら切り離して共通とすることにより、メモリセルアレイ
とＸ及びＹデコーダとを電気的に直列に接続するように
したので、貫通電流が小さく、動作が安定で、チップサ
イズが小さく高集積化に適したガリウム砒素メモリ装置
が得られる効果がある。
第１図は本発明の一実施例によるガリウム砒素メモリ装
置の回路ブロック図、第２図は従来のガリウム砒素メモ
リ装置の回路ブロック図、第３図は従来のメモリセルの
回路構成図、第４図は従来のＸデコーダの回路構成図、
第５図は従来のＹデコーダの回路構成図、第６図（ａ）
および（ｂ）は、それぞれ本発明実施例および従来にお
ける貫通電流の経路を示す図、第７図は本発明の他の実
施例を示す回路ブロック図である。 １……メモリセルアレイ、２……Ｘデコーダ、３……Ｙ
デコーダ、41〜4m……ワード線ドライバ、51〜5n……ビ
ット線選択信号のドライバ、６……メモリセルアレイの
電源、７……Ｘ及びＹデコーダの電源、８……メモリセ
ルの低い側の電源ノード及びＸデコーダとＹデコーダの
高い側の電源ノード、11,12,15,16,22,24,26,32,34,36
……ノーマリオン型MESFET、13,14,231〜23p,331〜33q
……ノーマリオフ型MESFET、17,18……メモリセルの１
対のストレージノード、19,20……１対のビット線、21,
28……ワード線、X1〜Xp……Ｘアドレス信号、Y1〜Yq…
…Ｙアドレス信号、25,35……ショットキダイオード、2
7,37……NOR出力ノード、29……第２の電源、30,39……
NOR回路、31……ワード線ドライバ、38……ビット線選
択信号ノード、40……ビット線選択信号のドライバ、4
1,42……電流補償用の電流源。 なお図中同一符号は同一又は相当部分を示す。
置の回路ブロック図、第２図は従来のガリウム砒素メモ
リ装置の回路ブロック図、第３図は従来のメモリセルの
回路構成図、第４図は従来のＸデコーダの回路構成図、
第５図は従来のＹデコーダの回路構成図、第６図（ａ）
および（ｂ）は、それぞれ本発明実施例および従来にお
ける貫通電流の経路を示す図、第７図は本発明の他の実
施例を示す回路ブロック図である。 １……メモリセルアレイ、２……Ｘデコーダ、３……Ｙ
デコーダ、41〜4m……ワード線ドライバ、51〜5n……ビ
ット線選択信号のドライバ、６……メモリセルアレイの
電源、７……Ｘ及びＹデコーダの電源、８……メモリセ
ルの低い側の電源ノード及びＸデコーダとＹデコーダの
高い側の電源ノード、11,12,15,16,22,24,26,32,34,36
……ノーマリオン型MESFET、13,14,231〜23p,331〜33q
……ノーマリオフ型MESFET、17,18……メモリセルの１
対のストレージノード、19,20……１対のビット線、21,
28……ワード線、X1〜Xp……Ｘアドレス信号、Y1〜Yq…
…Ｙアドレス信号、25,35……ショットキダイオード、2
7,37……NOR出力ノード、29……第２の電源、30,39……
NOR回路、31……ワード線ドライバ、38……ビット線選
択信号ノード、40……ビット線選択信号のドライバ、4
1,42……電流補償用の電流源。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】半絶縁性ガリウム砒素半導体基板上に形成
され、複数のメモリセルと、上記メモリセルを選択する
ためのNOR回路により構成される複数のデコーダ回路を
含むメモリ装置において、 上記複数のメモリセルの全体又は一部が、第１の電源と
第１のノードの間に、上記第１の電源を電流供給源、上
記第１のノードを電流の引き抜きノードとして接続さ
れ、 上記複数のNOR回路の全体又は一部が、上記第１のノー
ドと第２の電源との間に、上記第１のノードを電流供給
源、上記第２の電源を電流の引き抜きノードとして接続
されていることを特徴とするガリウム砒素半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164270A JP2515020B2 (ja) | 1989-06-27 | 1989-06-27 | ガリウム砒素半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164270A JP2515020B2 (ja) | 1989-06-27 | 1989-06-27 | ガリウム砒素半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330187A JPH0330187A (ja) | 1991-02-08 |
| JP2515020B2 true JP2515020B2 (ja) | 1996-07-10 |
Family
ID=15789899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164270A Expired - Fee Related JP2515020B2 (ja) | 1989-06-27 | 1989-06-27 | ガリウム砒素半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515020B2 (ja) |
-
1989
- 1989-06-27 JP JP1164270A patent/JP2515020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330187A (ja) | 1991-02-08 |
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