JPH0541087A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0541087A JPH0541087A JP19665091A JP19665091A JPH0541087A JP H0541087 A JPH0541087 A JP H0541087A JP 19665091 A JP19665091 A JP 19665091A JP 19665091 A JP19665091 A JP 19665091A JP H0541087 A JPH0541087 A JP H0541087A
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Abstract
(57)【要約】
【目的】 本発明は記憶装置に係り、特に高密度で、高
速アクセス可能な記憶装置に関し、接続部パターンの面
積が小さく、信頼性及び歩留りの高い記憶装置を提供す
ることを目的とする。 【構成】 (m×p)×n個のメモリセルアレイMCji
1 〜MCjip と、第1の配線層に形成されるn+1本の
主ビット線Bm1〜Bmn+1 と、第2の配線層に形成さ
れそれぞれp個のメモリセルに接続する2×m×n本の
分割ビット線Bsji1 、Bsji2 と、主ビット線Bmi
と分割ビット線Bsji-12 及びBsji1 間を接続する2
×m×n個のスイッチ手段Qji-12 及びQji1 と、スイ
ッチ手段Qji1 及びQji2 (iは1からnまでの奇数)
の制御端子に接続されるm本の第1の選択線SSOj
と、スイッチ手段Qji1 及びQji2 (iは1からnまで
の偶数)の制御端子に接続されるm本の第2の選択線S
SEjとを有して構成する。
速アクセス可能な記憶装置に関し、接続部パターンの面
積が小さく、信頼性及び歩留りの高い記憶装置を提供す
ることを目的とする。 【構成】 (m×p)×n個のメモリセルアレイMCji
1 〜MCjip と、第1の配線層に形成されるn+1本の
主ビット線Bm1〜Bmn+1 と、第2の配線層に形成さ
れそれぞれp個のメモリセルに接続する2×m×n本の
分割ビット線Bsji1 、Bsji2 と、主ビット線Bmi
と分割ビット線Bsji-12 及びBsji1 間を接続する2
×m×n個のスイッチ手段Qji-12 及びQji1 と、スイ
ッチ手段Qji1 及びQji2 (iは1からnまでの奇数)
の制御端子に接続されるm本の第1の選択線SSOj
と、スイッチ手段Qji1 及びQji2 (iは1からnまで
の偶数)の制御端子に接続されるm本の第2の選択線S
SEjとを有して構成する。
Description
【0001】
【産業上の利用分野】本発明は記憶装置に係り、特に高
密度で、高速アクセス可能な記憶装置に関する。
密度で、高速アクセス可能な記憶装置に関する。
【0002】高集積メモリにおいて、1つの記憶単位で
あるセルはその面積が縮小され(例えば、2μm×3μ
m)、各セルとセンスアンプを結ぶビット線は、セル面
積の縮小に伴いピッチが縮小されて来ている。
あるセルはその面積が縮小され(例えば、2μm×3μ
m)、各セルとセンスアンプを結ぶビット線は、セル面
積の縮小に伴いピッチが縮小されて来ている。
【0003】
【従来の技術】特に、SRAMのビット線は、高速アク
セスの為、低抵抗である必要があり、ピッチの縮小に従
い、その幅が細くなり、同じ抵抗値を維持するために
は、ビット線の長さを短縮せざるを得なかった。
セスの為、低抵抗である必要があり、ピッチの縮小に従
い、その幅が細くなり、同じ抵抗値を維持するために
は、ビット線の長さを短縮せざるを得なかった。
【0004】また、一般にアルミニウムAlでビット線
を形成しているが、幅の細かいAl配線は信頼性が悪
く、また歩留りも低い等問題が多い。分割ビット線と主
ビット線を設ける構成によりこれらの問題は解決される
が、なお主ビット線と分割ビット線の接続方法におい
て、従来の公知例(例えば、特開昭61−34787
等)では、パターン的に面積が大きくなる、或いは主ビ
ット線の本数が分割ビット線と同じになるといった問題
があった。
を形成しているが、幅の細かいAl配線は信頼性が悪
く、また歩留りも低い等問題が多い。分割ビット線と主
ビット線を設ける構成によりこれらの問題は解決される
が、なお主ビット線と分割ビット線の接続方法におい
て、従来の公知例(例えば、特開昭61−34787
等)では、パターン的に面積が大きくなる、或いは主ビ
ット線の本数が分割ビット線と同じになるといった問題
があった。
【0005】
【発明が解決しようとする課題】従って、従来の分割ビ
ット線と主ビット線を設ける構成の記憶装置では、分割
ビット線と主ビット線の接続方法において、主ビット線
の本数を分割ビット線の本数より減らすと、接続部パタ
ーンの面積が増大し、逆に接続部パターンの面積を減ら
すと、主ビット線の本数を減らせないために、主ビット
線の信頼性及び歩留り上の問題があった。
ット線と主ビット線を設ける構成の記憶装置では、分割
ビット線と主ビット線の接続方法において、主ビット線
の本数を分割ビット線の本数より減らすと、接続部パタ
ーンの面積が増大し、逆に接続部パターンの面積を減ら
すと、主ビット線の本数を減らせないために、主ビット
線の信頼性及び歩留り上の問題があった。
【0006】本発明は、上記問題点を解決するもので、
相対的に主ビット線の本数が少なく、且つ接続部パター
ンの面積が小さく、信頼性及び歩留りの高い記憶装置を
提供することを目的とする。
相対的に主ビット線の本数が少なく、且つ接続部パター
ンの面積が小さく、信頼性及び歩留りの高い記憶装置を
提供することを目的とする。
【0007】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図1、図2、図3、及び図4に示す如
く、(m×p)×n個(m、p、nは任意の正整数)の
メモリセルアレイMC11 1 〜MC11p 、…、MCmn1 〜
MCmnp と、第1の配線層に形成されるn+1本の主ビ
ット線Bm1 〜Bmn+1 と、第2の配線層に形成されそ
れぞれp個のメモリセルに接続する2×m×n本の分割
ビット線Bs111 、Bs112 、…、Bs1n 1 、Bs1
n2 、…、Bsmn1 、Bsmn2 と、主ビット線Bm
i (i=1、…、n+1)と分割ビット線Bs1i-12 〜
Bsmi-12 及びBs1i1 〜Bsmi1 間を接続する2×m
×n個のスイッチ手段Q1i-12 〜Qmi-12 及びQ1i1 〜
Qmi1 と、スイッチ手段Qji1 及びQji2 (iは1から
nまでの奇数、j=1、…、m)の制御端子に接続され
るm本の第1の選択線SSOjと、スイッチ手段Qji1
及びQji2 (iは1からnまでの偶数、j=1、…、
m)の制御端子に接続されるm本の第2の選択線SSE
jと、主ビット線Bmi (i=1、…、n+1)と分割
ビット線Bs1i-12 〜Bsmi-12 及びBs1i1 〜Bsmi
1 間を接続する2×m×n個の第2のスイッチ手段P1i
-12 〜Pmi-12 及びP1i1 〜Pmi1 と、第2のスイッチ
手段Pji1 及びPji2 (iは1からnまでの奇数、j=
1、…、m)の制御端子に接続されるm本の第1の書き
込み選択線OjWSと、第2のスイッチ手段Pji1 及び
Pji2 (iは1からnまでの偶数、j=1、…、m)の
制御端子に接続されるm本の第2の書き込み選択線Ej
WSとを有して構成する。
に、本発明は、図1、図2、図3、及び図4に示す如
く、(m×p)×n個(m、p、nは任意の正整数)の
メモリセルアレイMC11 1 〜MC11p 、…、MCmn1 〜
MCmnp と、第1の配線層に形成されるn+1本の主ビ
ット線Bm1 〜Bmn+1 と、第2の配線層に形成されそ
れぞれp個のメモリセルに接続する2×m×n本の分割
ビット線Bs111 、Bs112 、…、Bs1n 1 、Bs1
n2 、…、Bsmn1 、Bsmn2 と、主ビット線Bm
i (i=1、…、n+1)と分割ビット線Bs1i-12 〜
Bsmi-12 及びBs1i1 〜Bsmi1 間を接続する2×m
×n個のスイッチ手段Q1i-12 〜Qmi-12 及びQ1i1 〜
Qmi1 と、スイッチ手段Qji1 及びQji2 (iは1から
nまでの奇数、j=1、…、m)の制御端子に接続され
るm本の第1の選択線SSOjと、スイッチ手段Qji1
及びQji2 (iは1からnまでの偶数、j=1、…、
m)の制御端子に接続されるm本の第2の選択線SSE
jと、主ビット線Bmi (i=1、…、n+1)と分割
ビット線Bs1i-12 〜Bsmi-12 及びBs1i1 〜Bsmi
1 間を接続する2×m×n個の第2のスイッチ手段P1i
-12 〜Pmi-12 及びP1i1 〜Pmi1 と、第2のスイッチ
手段Pji1 及びPji2 (iは1からnまでの奇数、j=
1、…、m)の制御端子に接続されるm本の第1の書き
込み選択線OjWSと、第2のスイッチ手段Pji1 及び
Pji2 (iは1からnまでの偶数、j=1、…、m)の
制御端子に接続されるm本の第2の書き込み選択線Ej
WSとを有して構成する。
【0008】尚、スイッチ手段Qji1 及びQji2 (i=
1、…、n、j=1、…、m)は、ゲート電極を前記制
御端子とするMOSFETまたはバイポーラトランジス
タ等で構成されるか、或いは、接続される分割ビット線
の信号を入力とし、接続される主ビット線の信号を出力
とするトライステート増幅回路で構成され、また、第2
のスイッチ手段Pji1 及びPji2 (i=1、…、n、j
=1、…、m)は、ゲート電極を制御端子とするMOS
FETまたはバイポーラトランジスタ等で構成される
か、或いは、接続される主ビット線の信号を入力とし、
接続される分割ビット線の信号を出力とするトライステ
ート増幅回路で構成される。
1、…、n、j=1、…、m)は、ゲート電極を前記制
御端子とするMOSFETまたはバイポーラトランジス
タ等で構成されるか、或いは、接続される分割ビット線
の信号を入力とし、接続される主ビット線の信号を出力
とするトライステート増幅回路で構成され、また、第2
のスイッチ手段Pji1 及びPji2 (i=1、…、n、j
=1、…、m)は、ゲート電極を制御端子とするMOS
FETまたはバイポーラトランジスタ等で構成される
か、或いは、接続される主ビット線の信号を入力とし、
接続される分割ビット線の信号を出力とするトライステ
ート増幅回路で構成される。
【0009】
【作用】本発明では、図1の如く、メモリセルアレイの
行毎に第1の選択線SSOj及び第2の選択線SSEj
を設け、行方向に対して奇数番目のメモリセルに接続す
る分割ビット線Bsji1 及びBsji2 (iは1からnま
での奇数)にスイッチ素子Qji1 及びQji2 を介して、
第1の選択線SSOjを接続し、行方向に対して偶数番
目のメモリセルに接続する分割ビット線Bsji1 及びB
sji2 (iは1からnまでの偶数)にスイッチ素子Qji
1 及びQji2 を介して、第2の選択線SSEjを接続
し、第1の選択線SSOjにより奇数番目のメモリセル
へのアクセスを、第2の選択線SSEjにより偶数番目
のメモリセルへのアクセスを行なうようにしている。
行毎に第1の選択線SSOj及び第2の選択線SSEj
を設け、行方向に対して奇数番目のメモリセルに接続す
る分割ビット線Bsji1 及びBsji2 (iは1からnま
での奇数)にスイッチ素子Qji1 及びQji2 を介して、
第1の選択線SSOjを接続し、行方向に対して偶数番
目のメモリセルに接続する分割ビット線Bsji1 及びB
sji2 (iは1からnまでの偶数)にスイッチ素子Qji
1 及びQji2 を介して、第2の選択線SSEjを接続
し、第1の選択線SSOjにより奇数番目のメモリセル
へのアクセスを、第2の選択線SSEjにより偶数番目
のメモリセルへのアクセスを行なうようにしている。
【0010】従って、主ビット線Bm1 〜Bmn+1 は分
割ビット線の本数の(1/2)m+1の本数でよく、接
続パターンの面積を減少させることができ、歩留りも向
上する。
割ビット線の本数の(1/2)m+1の本数でよく、接
続パターンの面積を減少させることができ、歩留りも向
上する。
【0011】また、スイッチ手段Qji1 及びQji2 を増
幅回路で構成することで、単純スイッチ素子で構成した
場合の素子のON抵抗(約5kΩ)によるアクセスの遅
れを回避することができる。
幅回路で構成することで、単純スイッチ素子で構成した
場合の素子のON抵抗(約5kΩ)によるアクセスの遅
れを回避することができる。
【0012】また、書き込み用に第2のスイッチ手段P
ji1 及びPji2 、第1の書き込み選択線OjWS、及び
第2の書き込み選択線EjWSを備えることで、書き込
み時にも同様の効果を得ることができる。
ji1 及びPji2 、第1の書き込み選択線OjWS、及び
第2の書き込み選択線EjWSを備えることで、書き込
み時にも同様の効果を得ることができる。
【0013】更に、第2のスイッチ手段Pji1 及びPji
2 をトライステート増幅回路で構成することにより、主
ビット線のわずかな電圧振幅で書き込み動作を行なうこ
とができ、高速な書き込み動作を実現できる。
2 をトライステート増幅回路で構成することにより、主
ビット線のわずかな電圧振幅で書き込み動作を行なうこ
とができ、高速な書き込み動作を実現できる。
【0014】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 第1実施例 図1に本発明の第1実施例に係る記憶装置の構成図を示
す。
説明する。 第1実施例 図1に本発明の第1実施例に係る記憶装置の構成図を示
す。
【0015】本実施例の記憶装置は、(m×p)×n個
(m、p、nは任意の正整数)のメモリセルアレイMC
111 〜MC11p 、…、MCmn1 〜MCmnp と、第1の配
線層に形成されるn+1本の主ビット線Bm1 〜Bm
n+1 と、第2の配線層に形成されそれぞれp個のメモリ
セルに接続する2×m×n本の分割ビット線Bs111 、
Bs112 、…、Bs1n1 、Bs1n2 、…、Bsmn1 、B
smn2 と、主ビット線Bmi (i=1、…、n+1)と
分割ビット線Bs1i-12 〜Bsmi-12 及びBs1i 1 〜B
smi1 間を接続する2×m×n個のスイッチ手段Q1i-1
2〜Qmi-12 及びQ1i1 〜Qmi1 と、スイッチ手段Qji
1 及びQji2 (iは1からnまでの奇数、j=1、…、
m)の制御端子に接続されるm本の第1の選択線SSO
jと、スイッチ手段Qji1 及びQji2 (iは1からnま
での偶数、j=1、…、m)の制御端子に接続されるm
本の第2の選択線SSEjとから構成され、スイッチ手
段(Qji1 及びQji2 ;i=1、…、n、j=1、…、
m)は、ゲート電極を制御端子とするMOSFET(P
MOS)で構成されている。
(m、p、nは任意の正整数)のメモリセルアレイMC
111 〜MC11p 、…、MCmn1 〜MCmnp と、第1の配
線層に形成されるn+1本の主ビット線Bm1 〜Bm
n+1 と、第2の配線層に形成されそれぞれp個のメモリ
セルに接続する2×m×n本の分割ビット線Bs111 、
Bs112 、…、Bs1n1 、Bs1n2 、…、Bsmn1 、B
smn2 と、主ビット線Bmi (i=1、…、n+1)と
分割ビット線Bs1i-12 〜Bsmi-12 及びBs1i 1 〜B
smi1 間を接続する2×m×n個のスイッチ手段Q1i-1
2〜Qmi-12 及びQ1i1 〜Qmi1 と、スイッチ手段Qji
1 及びQji2 (iは1からnまでの奇数、j=1、…、
m)の制御端子に接続されるm本の第1の選択線SSO
jと、スイッチ手段Qji1 及びQji2 (iは1からnま
での偶数、j=1、…、m)の制御端子に接続されるm
本の第2の選択線SSEjとから構成され、スイッチ手
段(Qji1 及びQji2 ;i=1、…、n、j=1、…、
m)は、ゲート電極を制御端子とするMOSFET(P
MOS)で構成されている。
【0016】本実施例では、メモリセルアレイの行毎に
第1の選択線SSOj及び第2の選択線SSEjを設
け、行方向に対して奇数番目のメモリセルに接続する分
割ビット線Bsji1 及びBsji2 (iは1からnまでの
奇数)にスイッチ素子Qji1 及びQji2 を介して、第1
の選択線SSOjを接続し、行方向に対して偶数番目の
メモリセルに接続する分割ビット線Bsji1 及びBsji
2 (iは1からnまでの偶数)にスイッチ素子Qji1 及
びQji2 を介して、第2の選択線SSEjを接続してい
る。つまり、第1の選択線SSOjにより奇数番目のメ
モリセルへのアクセスを、第2の選択線SSEjにより
偶数番目のメモリセルへのアクセスを行なうようにす
る。
第1の選択線SSOj及び第2の選択線SSEjを設
け、行方向に対して奇数番目のメモリセルに接続する分
割ビット線Bsji1 及びBsji2 (iは1からnまでの
奇数)にスイッチ素子Qji1 及びQji2 を介して、第1
の選択線SSOjを接続し、行方向に対して偶数番目の
メモリセルに接続する分割ビット線Bsji1 及びBsji
2 (iは1からnまでの偶数)にスイッチ素子Qji1 及
びQji2 を介して、第2の選択線SSEjを接続してい
る。つまり、第1の選択線SSOjにより奇数番目のメ
モリセルへのアクセスを、第2の選択線SSEjにより
偶数番目のメモリセルへのアクセスを行なうようにす
る。
【0017】従って、(m×p)×n個のメモリセルア
レイMC111 〜MC11p 、…、MCmn1 〜MCmnp に対
して、n+1本の主ビット線Bm1 〜Bmn+1 を用意す
ればよく、言い換えれば分割ビット線の本数の(1/
2)m+1の本数でよく、接続パターンの面積を減少さ
せることができ、歩留りも向上する。
レイMC111 〜MC11p 、…、MCmn1 〜MCmnp に対
して、n+1本の主ビット線Bm1 〜Bmn+1 を用意す
ればよく、言い換えれば分割ビット線の本数の(1/
2)m+1の本数でよく、接続パターンの面積を減少さ
せることができ、歩留りも向上する。
【0018】また、例えば、主ビット線Bm1 〜Bm
n+1 をAl(アルミニウム)配線で、分割ビット線Bs
111 、Bs112 、…、Bs1n1 、Bs1n2 、…、Bsmn
1 、Bsmn2 をW(タングステン)配線で行なうことに
より、信頼性、歩留り共に向上させることができる。
n+1 をAl(アルミニウム)配線で、分割ビット線Bs
111 、Bs112 、…、Bs1n1 、Bs1n2 、…、Bsmn
1 、Bsmn2 をW(タングステン)配線で行なうことに
より、信頼性、歩留り共に向上させることができる。
【0019】第2実施例 図2に本発明の第2実施例に係る記憶装置の構成図を示
す。本実施例の記憶装置の構成は、第1実施例の記憶装
置におけるスイッチ手段(Qji1 及びQji2 ;i=1、
…、n、j=1、…、m)を接続される分割ビット線の
信号を入力とし、接続される主ビット線の信号を出力と
するトライステート増幅回路で構成したものである。
す。本実施例の記憶装置の構成は、第1実施例の記憶装
置におけるスイッチ手段(Qji1 及びQji2 ;i=1、
…、n、j=1、…、m)を接続される分割ビット線の
信号を入力とし、接続される主ビット線の信号を出力と
するトライステート増幅回路で構成したものである。
【0020】トライステート増幅回路は、Qji3 及びQ
ji4、或いはQji5 及びQji6 の2つのMOSFET
(PMOS)によるカレントミラー回路の構成である。
第1の選択線SSOj或いは第2の選択線SSEjの何
れかが”H”レベルであるとすると、MOSFETQji
3 及びQji4 、並びにQji5 及びQji6 のゲート電極の
レベルはVcc−Vth(Vthはしきい値電圧)であ
るので、主ビット線Bm i のレベルをVcc−Vth−
Vth以下と設定する場合、選択線SSOj(またはS
SEj)のレベルが”L”の時にはMOSFETQji3
及びQji6 はOFF、選択線SSOj(またはSSE
j)のレベルが”H”の時にはMOSFETQji3 及び
Qji6 はONとなる。従って、非選択のところでは分割
ビット線Bsji1 及びBsji2 は主ビット線Bmi から
切り離されるように選択動作が行なわれる。
ji4、或いはQji5 及びQji6 の2つのMOSFET
(PMOS)によるカレントミラー回路の構成である。
第1の選択線SSOj或いは第2の選択線SSEjの何
れかが”H”レベルであるとすると、MOSFETQji
3 及びQji4 、並びにQji5 及びQji6 のゲート電極の
レベルはVcc−Vth(Vthはしきい値電圧)であ
るので、主ビット線Bm i のレベルをVcc−Vth−
Vth以下と設定する場合、選択線SSOj(またはS
SEj)のレベルが”L”の時にはMOSFETQji3
及びQji6 はOFF、選択線SSOj(またはSSE
j)のレベルが”H”の時にはMOSFETQji3 及び
Qji6 はONとなる。従って、非選択のところでは分割
ビット線Bsji1 及びBsji2 は主ビット線Bmi から
切り離されるように選択動作が行なわれる。
【0021】また、カレントミラー回路の構成となって
いるので、MOSFETQji3 及びQji4 、(またはQ
ji6 及びQji5 )のW/L比を1:1以上(例えば2:
1)に設定すれば、カレントミラー増幅回路となり、増
幅動作を行なうこととなる。
いるので、MOSFETQji3 及びQji4 、(またはQ
ji6 及びQji5 )のW/L比を1:1以上(例えば2:
1)に設定すれば、カレントミラー増幅回路となり、増
幅動作を行なうこととなる。
【0022】尚、MOSFETQji4 及びQji5 は、そ
れぞれ分割ビット線Bsji1 及びBsji2 のプルアップ
ロードの機能をも兼ねている。主ビット線はその長さが
長いことから容量が大きく、分割ビット線の容量は比較
的小さい。第1実施例のようにスイッチ手段Qji1 及び
Qji2 をMOSFETのような単純スイッチ素子で構成
すると、素子のON抵抗(約5kΩ)のためにアクセス
の遅れを生じることがあるが、本実施例のようにスイッ
チ手段Qji1 及びQji2 を増幅回路で構成することで、
このアクセスの遅れを回避することができる。
れぞれ分割ビット線Bsji1 及びBsji2 のプルアップ
ロードの機能をも兼ねている。主ビット線はその長さが
長いことから容量が大きく、分割ビット線の容量は比較
的小さい。第1実施例のようにスイッチ手段Qji1 及び
Qji2 をMOSFETのような単純スイッチ素子で構成
すると、素子のON抵抗(約5kΩ)のためにアクセス
の遅れを生じることがあるが、本実施例のようにスイッ
チ手段Qji1 及びQji2 を増幅回路で構成することで、
このアクセスの遅れを回避することができる。
【0023】第3実施例 図3に本発明の第3実施例に係る記憶装置の構成図を示
す。本実施例の記憶装置の構成は、第2実施例の記憶装
置に対して、主ビット線Bmi (i=1、…、n+1)
と分割ビット線Bs1i-12 〜Bsmi-12 及びBs1i 1 〜
Bsmi1 間を接続する2×m×n個の第2のスイッチ手
段P1i-12 〜Pmi-1 2 及びP1i1 〜Pmi1 と、第2のス
イッチ手段Pji1 及びPji2 (iは1からnまでの奇
数、j=1、…、m)の制御端子に接続されるm本の第
1の書き込み選択線OjWSと、第2のスイッチ手段P
ji1 及びPji2 (iは1からnまでの偶数、j=1、
…、m)の制御端子に接続されるm本の第2の書き込み
選択線EjWSとを付加したものであり、第2のスイッ
チ手段Pji1及びPji2 (i=1、…、n、j=1、
…、m)は、ゲート電極を前記制御端子とするMOSF
ET、またはバイポーラトランジスタ等で構成されてい
る。
す。本実施例の記憶装置の構成は、第2実施例の記憶装
置に対して、主ビット線Bmi (i=1、…、n+1)
と分割ビット線Bs1i-12 〜Bsmi-12 及びBs1i 1 〜
Bsmi1 間を接続する2×m×n個の第2のスイッチ手
段P1i-12 〜Pmi-1 2 及びP1i1 〜Pmi1 と、第2のス
イッチ手段Pji1 及びPji2 (iは1からnまでの奇
数、j=1、…、m)の制御端子に接続されるm本の第
1の書き込み選択線OjWSと、第2のスイッチ手段P
ji1 及びPji2 (iは1からnまでの偶数、j=1、
…、m)の制御端子に接続されるm本の第2の書き込み
選択線EjWSとを付加したものであり、第2のスイッ
チ手段Pji1及びPji2 (i=1、…、n、j=1、
…、m)は、ゲート電極を前記制御端子とするMOSF
ET、またはバイポーラトランジスタ等で構成されてい
る。
【0024】本実施例は、スイッチ手段Qji1 及びQji
2 、第1の選択線SSOj、及び第2の選択線SSEj
を読み出し用に、第2のスイッチ手段Pji1 及びPj
i2 、第1の書き込み選択線OjWS、及び第2の書き
込み選択線EjWSを書き込み用に使用しており、その
動作は、第1実施例及び第2実施例と同様である。
2 、第1の選択線SSOj、及び第2の選択線SSEj
を読み出し用に、第2のスイッチ手段Pji1 及びPj
i2 、第1の書き込み選択線OjWS、及び第2の書き
込み選択線EjWSを書き込み用に使用しており、その
動作は、第1実施例及び第2実施例と同様である。
【0025】第4実施例 図4に本発明の第4実施例に係る記憶装置の構成図を示
す。本実施例の記憶装置の構成は、第3実施例の記憶装
置における第2のスイッチ手段Pji1 及びPji2 (i=
1、…、n、j=1、…、m)接続される主ビット線の
信号を入力とし、接続される分割ビット線の信号を出力
とするトライステート増幅回路で構成したものである。
尚、トライステート増幅回路は、アンプAMPji1 及び
MOSFETPji3 、或いはアンプAMPji2 及びMO
SFETPji 4 で構成されている。
す。本実施例の記憶装置の構成は、第3実施例の記憶装
置における第2のスイッチ手段Pji1 及びPji2 (i=
1、…、n、j=1、…、m)接続される主ビット線の
信号を入力とし、接続される分割ビット線の信号を出力
とするトライステート増幅回路で構成したものである。
尚、トライステート増幅回路は、アンプAMPji1 及び
MOSFETPji3 、或いはアンプAMPji2 及びMO
SFETPji 4 で構成されている。
【0026】本実施例も第3実施例と同様に、スイッチ
手段Qji1 及びQji2 、第1の選択線SSOj、及び第
2の選択線SSEjを読み出し用に、第2のスイッチ手
段Pji1 及びPji2 、第1の書き込み選択線OjWS、
及び第2の書き込み選択線EjWSを書き込み用に使用
している。
手段Qji1 及びQji2 、第1の選択線SSOj、及び第
2の選択線SSEjを読み出し用に、第2のスイッチ手
段Pji1 及びPji2 、第1の書き込み選択線OjWS、
及び第2の書き込み選択線EjWSを書き込み用に使用
している。
【0027】本実施例では、第2のスイッチ手段Pji1
及びPji2 をトライステート増幅回路で構成することに
より、主ビット線のわずかな電圧振幅で分割ビット線の
レベルを大きく変動させて書き込み動作を行なうことが
でき、高速な書き込み動作を実現できる。
及びPji2 をトライステート増幅回路で構成することに
より、主ビット線のわずかな電圧振幅で分割ビット線の
レベルを大きく変動させて書き込み動作を行なうことが
でき、高速な書き込み動作を実現できる。
【0028】尚、トライステート増幅回路の構成例とし
ては、図5(a)及び(b)に示すようなものがある。
また、上記第1、第2、第3、及び第4の実施例では、
スイッチ手段並びに第2のスイッチ手段を絶縁型FET
で説明したが、これに限らず、接合型FET、或いはバ
イポーラトランジスタ等で実現することも可能である。
ては、図5(a)及び(b)に示すようなものがある。
また、上記第1、第2、第3、及び第4の実施例では、
スイッチ手段並びに第2のスイッチ手段を絶縁型FET
で説明したが、これに限らず、接合型FET、或いはバ
イポーラトランジスタ等で実現することも可能である。
【0029】
【発明の効果】以上説明したように、本発明によれば、
メモリセルアレイの行毎に第1の選択線及び第2の選択
線を設け、行方向に対して奇数番目のメモリセルに接続
する分割ビット線にスイッチ手段を介して第1の選択線
を接続し、行方向に対して偶数番目のメモリセルに接続
する分割ビット線にスイッチ手段を介して第2の選択線
を接続し、第1の選択線により奇数番目のメモリセルへ
のアクセスを、第2の選択線により偶数番目のメモリセ
ルへのアクセスを行なうようにしたことにより、主ビッ
ト線Bm1 〜Bmn+1 は分割ビット線の本数の(1/
2)m+1の本数でよく、接続パターンの面積を減少さ
せることができ、信頼性及び歩留りの高い記憶装置を提
供することができる。
メモリセルアレイの行毎に第1の選択線及び第2の選択
線を設け、行方向に対して奇数番目のメモリセルに接続
する分割ビット線にスイッチ手段を介して第1の選択線
を接続し、行方向に対して偶数番目のメモリセルに接続
する分割ビット線にスイッチ手段を介して第2の選択線
を接続し、第1の選択線により奇数番目のメモリセルへ
のアクセスを、第2の選択線により偶数番目のメモリセ
ルへのアクセスを行なうようにしたことにより、主ビッ
ト線Bm1 〜Bmn+1 は分割ビット線の本数の(1/
2)m+1の本数でよく、接続パターンの面積を減少さ
せることができ、信頼性及び歩留りの高い記憶装置を提
供することができる。
【0030】また、スイッチ手段をトライステート増幅
回路で構成することにより、単純スイッチ素子で構成し
た場合の素子のON抵抗によるアクセスの遅れを回避す
ることができ、高速にアクセス可能な記憶装置を提供す
ることができる。
回路で構成することにより、単純スイッチ素子で構成し
た場合の素子のON抵抗によるアクセスの遅れを回避す
ることができ、高速にアクセス可能な記憶装置を提供す
ることができる。
【0031】また、書き込み用に第2のスイッチ手段、
第1の書き込み選択線、及び第2の書き込み選択線を備
えることで、書き込み時においても信頼性及び歩留りの
高い記憶装置を提供することができる。
第1の書き込み選択線、及び第2の書き込み選択線を備
えることで、書き込み時においても信頼性及び歩留りの
高い記憶装置を提供することができる。
【0032】更に、第2のスイッチ手段をトライステー
ト増幅回路で構成することにより、主ビット線のわずか
な電圧振幅で書き込み動作を行なうことができ、高速な
書き込み動作の可能な記憶装置を提供することができ
る。
ト増幅回路で構成することにより、主ビット線のわずか
な電圧振幅で書き込み動作を行なうことができ、高速な
書き込み動作の可能な記憶装置を提供することができ
る。
【図1】本発明の第1実施例に係る記憶装置の構成図で
ある。
ある。
【図2】本発明の第2実施例に係る記憶装置の構成図で
ある。
ある。
【図3】本発明の第3実施例に係る記憶装置の構成図で
ある。
ある。
【図4】本発明の第4実施例に係る記憶装置の構成図で
ある。
ある。
【図5】トライステート増幅回路の構成例を示す図であ
る。
る。
MC111 〜MC11p 、…、MCmn1 〜MCmnp …メモリ
セルアレイ Bm1 〜Bmn+1 …主ビット線 Bs111 、Bs112 、…、Bs1n1 、Bs1n2 、…、B
smn1 、Bsmn2 …分割ビット線 Qji1 、Qji2 (i=1、…、n、j=1、…、m)…
スイッチ手段(MOSFET) Qji3 、Qji4 、Qji5 、Qji6(i=1、…、n、j
=1、…、m)…MOSFET SSOj(j=1、…、m)…第1の選択線 SSEj(j=1、…、m)…第2の選択線 Pji1 、Pji2 (i=1、…、n、j=1、…、m)…
第2のスイッチ手段(MOSFET) Pji3 、Pji4 、Pji5 (i=1、…、n、j=1、
…、m)…MOSFET AMPji1 、AMPji2 (i=1、…、n、j=1、
…、m)…アンプ OjWS(j=1、…、m)…第1の書き込み選択線 EjWS(j=1、…、m)…第2の書き込み選択線 PUT…プルアップトランジスタ(負荷)
セルアレイ Bm1 〜Bmn+1 …主ビット線 Bs111 、Bs112 、…、Bs1n1 、Bs1n2 、…、B
smn1 、Bsmn2 …分割ビット線 Qji1 、Qji2 (i=1、…、n、j=1、…、m)…
スイッチ手段(MOSFET) Qji3 、Qji4 、Qji5 、Qji6(i=1、…、n、j
=1、…、m)…MOSFET SSOj(j=1、…、m)…第1の選択線 SSEj(j=1、…、m)…第2の選択線 Pji1 、Pji2 (i=1、…、n、j=1、…、m)…
第2のスイッチ手段(MOSFET) Pji3 、Pji4 、Pji5 (i=1、…、n、j=1、
…、m)…MOSFET AMPji1 、AMPji2 (i=1、…、n、j=1、
…、m)…アンプ OjWS(j=1、…、m)…第1の書き込み選択線 EjWS(j=1、…、m)…第2の書き込み選択線 PUT…プルアップトランジスタ(負荷)
Claims (4)
- 【請求項1】 (m×p)×n個(m、p、nは任意の
正整数)のメモリセルアレイ(MC111 〜MC11p 、
…、MCmn1 〜MCmnp )と、第1の配線層に形成され
るn+1本の主ビット線(Bm1 〜Bmn+1 )と、第2
の配線層に形成されそれぞれp個のメモリセルに接続す
る2×m×n本の分割ビット線(Bs11 1 、Bs112 、
…、Bs1n1 、Bs1n2 、…、Bsmn1 、Bsmn2 )
と、前記主ビット線(Bmi ;i=1、…、n+1)と
前記分割ビット線(Bs1i-12 〜Bsmi-12 及びBs1i
1 〜Bsmi1 )間を接続する2×m×n個のスイッチ手
段(Q1i-12 〜Qmi-12 及びQ1i1 〜Qmi1 )と、前記
スイッチ手段(Qji1 及びQji2 ;iは1からnまでの
奇数、j=1、…、m)の制御端子に接続されるm本の
第1の選択線(SSOj)と、前記スイッチ手段(Qji
1 及びQji2 ;iは1からnまでの偶数、j=1、…、
m)の制御端子に接続されるm本の第2の選択線(SS
Ej)とを有することを特徴とする記憶装置。 - 【請求項2】 前記スイッチ手段(Qji1 及びQji2 ;
i=1、…、n、j=1、…、m)は、接続される分割
ビット線の信号を入力とし、接続される主ビット線の信
号を出力とするトライステート増幅回路で構成されるこ
とを特徴とする請求項1に記載の記憶装置。 - 【請求項3】 前記記憶装置は、前記主ビット線(Bm
i ;i=1、…、n+1)と前記分割ビット線(Bs1i
-12 〜Bsmi-12 及びBs1i1 〜Bsmi1 )間を接続す
る2×m×n個の第2のスイッチ手段(P1i-12 〜Pmi
-12及びP1i 1 〜Pmi1 )と、前記第2のスイッチ手段
(Pji1 及びPji2 ;iは1からnまでの奇数、j=
1、…、m)の制御端子に接続されるm本の第1の書き
込み選択線(OjWS)と、前記第2のスイッチ手段
(Pji1 及びPji2;iは1からnまでの偶数、j=
1、…、m)の制御端子に接続されるm本の第2の書き
込み選択線(EjWS)とを有することを特徴とする請
求項1または2に記載の記憶装置。 - 【請求項4】 前記第2のスイッチ手段(Pji1 及びP
ji2;i=1、…、n、j=1、…、m)は、接続され
る主ビット線の信号を入力とし、接続される分割ビット
線の信号を出力とするトライステート増幅回路で構成さ
れることを特徴とする請求項3に記載の記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19665091A JPH0541087A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19665091A JPH0541087A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0541087A true JPH0541087A (ja) | 1993-02-19 |
Family
ID=16361310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19665091A Withdrawn JPH0541087A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0541087A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012174329A (ja) * | 2011-02-24 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
-
1991
- 1991-08-06 JP JP19665091A patent/JPH0541087A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012174329A (ja) * | 2011-02-24 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |