JPS6281739A - Icパツケ−ジ - Google Patents
Icパツケ−ジInfo
- Publication number
- JPS6281739A JPS6281739A JP60222057A JP22205785A JPS6281739A JP S6281739 A JPS6281739 A JP S6281739A JP 60222057 A JP60222057 A JP 60222057A JP 22205785 A JP22205785 A JP 22205785A JP S6281739 A JPS6281739 A JP S6281739A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- carrier
- substrate
- composite structure
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はICを絶縁基盤に一体に担持させ、該ICのリ
ードを絶縁基盤の外方へ突出させて成るICパッケージ
に関する。
ードを絶縁基盤の外方へ突出させて成るICパッケージ
に関する。
従来技術とその問題点
従来の上記リード突出形のICパッケージは絶縁基盤と
してセラミックを用い、該セラミック基盤に配線パター
ンを形成しておき、リードを同基盤に穿けた孔に単ピン
毎植付けて配線パターンの一端と接続し、配線パターン
の他端をICと接続し、1−記配線パターンを施した面
へ別のセラミック板を張り合せ隠蔽するという構成を採
るのが通例であったが、製造工数が多く、リードと配線
パターン間、配線パターンとIC間の夫々において訓常
に精緻な接続作業を要求され、加えてリードの植込に手
間を要し、セラミックを使用することもあって製造単価
が非常に高価なものとなる。又高度な製造技術が要求さ
れ生産性も悪い。加えて接続点が多く、不良率が高い等
の問題もある。
してセラミックを用い、該セラミック基盤に配線パター
ンを形成しておき、リードを同基盤に穿けた孔に単ピン
毎植付けて配線パターンの一端と接続し、配線パターン
の他端をICと接続し、1−記配線パターンを施した面
へ別のセラミック板を張り合せ隠蔽するという構成を採
るのが通例であったが、製造工数が多く、リードと配線
パターン間、配線パターンとIC間の夫々において訓常
に精緻な接続作業を要求され、加えてリードの植込に手
間を要し、セラミックを使用することもあって製造単価
が非常に高価なものとなる。又高度な製造技術が要求さ
れ生産性も悪い。加えて接続点が多く、不良率が高い等
の問題もある。
−発明の目的
本発明は上記ICパッケージの大+[Jなローコスト化
、量産化を達成すると共に需要増進を意図して提供され
たものであって、IC器体たる絶縁基盤を合成樹脂の一
体成形構造としつつ、該一体成形基盤内へのリード組込
が容易且つ精度高く行えるようにし、同基盤内線路形成
、リードとICの接続機構を著しく簡素化したICパッ
ケージを提供するものである。
、量産化を達成すると共に需要増進を意図して提供され
たものであって、IC器体たる絶縁基盤を合成樹脂の一
体成形構造としつつ、該一体成形基盤内へのリード組込
が容易且つ精度高く行えるようにし、同基盤内線路形成
、リードとICの接続機構を著しく簡素化したICパッ
ケージを提供するものである。
発明の構成
本発明は上記目的を達成するため、以下の実施例にて詳
述するように、IC器体たる絶縁基盤を合成樹脂成形基
盤にて形成する一方、複数のリードを整列状態で保有せ
るリード担体を形成し、該リード担体をICパッケージ
全体のリードパターンを有する単一担体とするか、又は
部分に分割された複数単位の担体とし、これを上記合成
樹脂成形基盤に一体成形にて複合構造とし、これによっ
てリードの一端部を基盤外へ突出させると共に、上記リ
ード担体をリード他端部においてIC収容室内へ露出さ
せる等して同リード他端を同室内へ露出させICと接続
するように構成したものである。
述するように、IC器体たる絶縁基盤を合成樹脂成形基
盤にて形成する一方、複数のリードを整列状態で保有せ
るリード担体を形成し、該リード担体をICパッケージ
全体のリードパターンを有する単一担体とするか、又は
部分に分割された複数単位の担体とし、これを上記合成
樹脂成形基盤に一体成形にて複合構造とし、これによっ
てリードの一端部を基盤外へ突出させると共に、上記リ
ード担体をリード他端部においてIC収容室内へ露出さ
せる等して同リード他端を同室内へ露出させICと接続
するように構成したものである。
発明の実施例
以下本発明の実施例を図面に基いて説明する。
各図においてlはIC器体たる基盤を示す。該2S:盤
1は合成樹脂にて一体成形構造とし、その上面中央部に
IC収容室2を該一体成形において画成する。
1は合成樹脂にて一体成形構造とし、その上面中央部に
IC収容室2を該一体成形において画成する。
他方3はリード担体を示す。該リード担体3は複数のり
一ド4を所定ピッチで整列して担持する。
一ド4を所定ピッチで整列して担持する。
該リード4は金属帯板材より打抜形成し、担体3は絶縁
物より形成する。
物より形成する。
該リード4を担体3に担持させる手段として第6図乃至
第8図は担体3の表面にリード4を露出状jg5で接着
する実施例を示す、リード4は担体3表面に接着しつつ
、一端を担体3の一側方へ延出させ、該延出部を第7図
に仮想線で示す平条片の状態から]形に曲げ形成する。
第8図は担体3の表面にリード4を露出状jg5で接着
する実施例を示す、リード4は担体3表面に接着しつつ
、一端を担体3の一側方へ延出させ、該延出部を第7図
に仮想線で示す平条片の状態から]形に曲げ形成する。
上記リード4は第7図、第8図に示すように上記の如く
露出状態にして同担体3の上面と下面に取り付け、一方
で外側の列のリード群を、他方で内側の列のリード群を
構成する。
露出状態にして同担体3の上面と下面に取り付け、一方
で外側の列のリード群を、他方で内側の列のリード群を
構成する。
実施に応じ第8図に示すように上記リード4を担体3の
上面又は下面の一方のみに配することができる。
上面又は下面の一方のみに配することができる。
」二記リード一端の]形曲げ片を外部接続端子4bとし
、他端をIC接続端子4aとする。IC接続端子4aは
担体3の表面に配置するか、又は担体3の他側面より突
出する。
、他端をIC接続端子4aとする。IC接続端子4aは
担体3の表面に配置するか、又は担体3の他側面より突
出する。
又上記リード4を担体3に担持させる他側として第9図
乃至第11図に示すように、該リード4を担体3に貫通
させ一体構造とすることができる。該貫通構造は担体3
の成形に際し、リード4をインサート成形によって得ら
れる。又は担体3に予めリード植付孔又は溝を列穿して
おき、リード4を圧入することによって貫装形のリード
担体を構成できる。前記表面露出形担体と同様、上記リ
ード4を上下二段に貫装しその一方で外側の列のリード
群を、他方で内側の列のリード群を夫々構成する。第1
0図A、B図に示すようにリード4はその一端を担体3
の一側面より突出させ、他端を同他側面より延出して]
形曲げ片を外部接続端子4bとし、上記突出端をIC接
続端子4aとする。
乃至第11図に示すように、該リード4を担体3に貫通
させ一体構造とすることができる。該貫通構造は担体3
の成形に際し、リード4をインサート成形によって得ら
れる。又は担体3に予めリード植付孔又は溝を列穿して
おき、リード4を圧入することによって貫装形のリード
担体を構成できる。前記表面露出形担体と同様、上記リ
ード4を上下二段に貫装しその一方で外側の列のリード
群を、他方で内側の列のリード群を夫々構成する。第1
0図A、B図に示すようにリード4はその一端を担体3
の一側面より突出させ、他端を同他側面より延出して]
形曲げ片を外部接続端子4bとし、上記突出端をIC接
続端子4aとする。
上記の如くして形成されたり一ド担体3を合成樹脂成形
基盤1の一体成形に際しインサート成形して複合構造と
する。
基盤1の一体成形に際しインサート成形して複合構造と
する。
第1図乃至第4図は前記表面露出形のリード担体3を上
記成形によって鋳込み複合構造とした場合を、第5図は
前記貫装形のリード担体3を上記成形によって複合構造
とした場合を夫々示す。
記成形によって鋳込み複合構造とした場合を、第5図は
前記貫装形のリード担体3を上記成形によって複合構造
とした場合を夫々示す。
」−記複合構造において第2図、第5図に示すように上
記リード4の一端(外部接続端子4b)を合成樹脂成形
基IM1の外方へ突出させると共に、他端(IC接続端
子4a)を前記基盤上面に画成したIC収容室2に露出
させる。同図に示すようにリード担体3の側端をIC収
容室2内に露出させることによって上記IC接続端子4
aの露出状態を得る。
記リード4の一端(外部接続端子4b)を合成樹脂成形
基IM1の外方へ突出させると共に、他端(IC接続端
子4a)を前記基盤上面に画成したIC収容室2に露出
させる。同図に示すようにリード担体3の側端をIC収
容室2内に露出させることによって上記IC接続端子4
aの露出状態を得る。
斯くしてIC5を第3図に示すようにIC収容室2内に
収容し、上記露出状態にあるIC接続端子4aと該IC
5とを接続する。同図は導線6によって接続した例を示
す。
収容し、上記露出状態にあるIC接続端子4aと該IC
5とを接続する。同図は導線6によって接続した例を示
す。
該リード4へ接続したIC5を保有する収容室2は苫で
密閉するか、又は第4図に示すように流動合成樹脂を充
填し封止する。7は該封止体を示す。
密閉するか、又は第4図に示すように流動合成樹脂を充
填し封止する。7は該封止体を示す。
実施に応じ上記IC収容室2の底面には基盤1と一体に
ICの座板8を設け、該座板8上にIC5を載せ上記接
続を行う。該IC座板8は金属板又はセラミック板にて
形成する。IC5と座板8とは接着し固定しても良い。
ICの座板8を設け、該座板8上にIC5を載せ上記接
続を行う。該IC座板8は金属板又はセラミック板にて
形成する。IC5と座板8とは接着し固定しても良い。
上記リード担体3は第6図に示すようにICパー、ケー
ジ全体のリードパターンを有する単一担体とするか、又
は第9図に示すように部分に分割された複数単位の担体
とし、これを合成樹脂成形基盤1に一体成形して複合構
造とする。第9図は四方向のリード群を四単位に分離し
た担体3に担持させ、各単位を基盤l内で一体とした場
合を示す。第6図に示すように単一担体とする場合には
方形枠体形とする。単一担体とする場合にも、複数単位
の担体とする場合にも前記リード露出形、或はリード貫
挿形とすることができる。
ジ全体のリードパターンを有する単一担体とするか、又
は第9図に示すように部分に分割された複数単位の担体
とし、これを合成樹脂成形基盤1に一体成形して複合構
造とする。第9図は四方向のリード群を四単位に分離し
た担体3に担持させ、各単位を基盤l内で一体とした場
合を示す。第6図に示すように単一担体とする場合には
方形枠体形とする。単一担体とする場合にも、複数単位
の担体とする場合にも前記リード露出形、或はリード貫
挿形とすることができる。
発明の効果
本発明は以上説明したように、IC器体たる絶縁基盤を
合成樹脂の一体成形基盤としつつ、複数のリードを整列
状態で保有するり一ド担体を上記合成樹脂成形基盤に一
体成形にて複合構造としたので、同基盤に対するリード
組込及び定ピツチ配列が極めて容易に行え、該複合構造
化によってリード一端を上記基盤外へ突出させ、同他端
を同基盤のIC収容室内へ露出させICと接続する構成
としたので、ICとリードの接続点を最小限にできると
共に、リードとICの接続及び基盤内線路形成を著しく
簡素化する長所がある。
合成樹脂の一体成形基盤としつつ、複数のリードを整列
状態で保有するり一ド担体を上記合成樹脂成形基盤に一
体成形にて複合構造としたので、同基盤に対するリード
組込及び定ピツチ配列が極めて容易に行え、該複合構造
化によってリード一端を上記基盤外へ突出させ、同他端
を同基盤のIC収容室内へ露出させICと接続する構成
としたので、ICとリードの接続点を最小限にできると
共に、リードとICの接続及び基盤内線路形成を著しく
簡素化する長所がある。
−I―記によって、ICパッケージの量産化を助長し、
ローコスト化を達成でき、需要に応えることができる。
ローコスト化を達成でき、需要に応えることができる。
第1図は本発明の実施例を示すICパッケージを構成す
る合成樹脂成形基盤斜視図、第2図は同断面図、第3図
はICを組込せる同基盤断面図。 第4図はICを封止せる同基盤断面図、第5図は他側を
示す合成樹脂成形基盤断面図、第6図は単一担体とした
IC担体平面図、第7図は両面にICを担持せる露出形
リード担体断面図、第8図は片面にICを担持せる露出
形リード担体断面図、第9図は複数単位に分離したIC
担体平面図、第1O図A図はリードを二段に貫装した貫
装形り一ド11体をリード折曲前の状態を以って示す断
面図、回B図は同リード折曲後の断面図、第11図は同
リードを一段に貫装した貫装形リード担体断面図である
。 1・・・IC器体たる合成樹脂成形基盤、2・・・IC
収容室、3・・・リード担体、4・・・リード、4a・
・・IC接続端子、4b・・・外部接続端子、5・・・
IC。 特許出願人 山−′FrL機工業株式会社第1図 第2図 区 機■ 味 の 区 区 〇 − 啼11 味 蛙
る合成樹脂成形基盤斜視図、第2図は同断面図、第3図
はICを組込せる同基盤断面図。 第4図はICを封止せる同基盤断面図、第5図は他側を
示す合成樹脂成形基盤断面図、第6図は単一担体とした
IC担体平面図、第7図は両面にICを担持せる露出形
リード担体断面図、第8図は片面にICを担持せる露出
形リード担体断面図、第9図は複数単位に分離したIC
担体平面図、第1O図A図はリードを二段に貫装した貫
装形り一ド11体をリード折曲前の状態を以って示す断
面図、回B図は同リード折曲後の断面図、第11図は同
リードを一段に貫装した貫装形リード担体断面図である
。 1・・・IC器体たる合成樹脂成形基盤、2・・・IC
収容室、3・・・リード担体、4・・・リード、4a・
・・IC接続端子、4b・・・外部接続端子、5・・・
IC。 特許出願人 山−′FrL機工業株式会社第1図 第2図 区 機■ 味 の 区 区 〇 − 啼11 味 蛙
Claims (2)
- (1)複数のリードを所定ピッチで具備せるリード担体
を形成し、該リード担体を合成樹脂成形基盤に一体成形
して複合構造とし、該複合構造において上記リードの一
端を上記合成樹脂成形基盤の外方へ突出させると共に、
他端を同基盤の上面に画成せるIC収容室に露出させI
Cと接続する構成としたことを特徴とするICパッケー
ジ。 - (2)上記リード担体が複数担体から成ることを特徴と
する特許請求の範囲第1項記載の発明。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60222057A JPH069223B2 (ja) | 1985-10-05 | 1985-10-05 | Icパッケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60222057A JPH069223B2 (ja) | 1985-10-05 | 1985-10-05 | Icパッケ−ジ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6281739A true JPS6281739A (ja) | 1987-04-15 |
JPH069223B2 JPH069223B2 (ja) | 1994-02-02 |
Family
ID=16776424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60222057A Expired - Lifetime JPH069223B2 (ja) | 1985-10-05 | 1985-10-05 | Icパッケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH069223B2 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6411356A (en) * | 1987-07-06 | 1989-01-13 | Sony Corp | Hollow package for semiconductor device |
US5023700A (en) * | 1988-06-17 | 1991-06-11 | Ngk Insulators, Ltd. | Minutely patterned structure |
US5133433A (en) * | 1989-12-26 | 1992-07-28 | Nihon Plast Co., Ltd. | Rotary damper |
US5142738A (en) * | 1990-07-24 | 1992-09-01 | Nhk Spring Co., Ltd. | Hinge device |
WO1995024733A1 (en) * | 1994-03-11 | 1995-09-14 | The Panda Project | Prefabricated semiconductor chip carrier |
EP0752720A3 (en) * | 1995-07-07 | 1998-06-03 | Mitsubishi Denki Kabushiki Kaisha | Lead for semiconductor device |
US5821457A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Semiconductor die carrier having a dielectric epoxy between adjacent leads |
US5824950A (en) * | 1994-03-11 | 1998-10-20 | The Panda Project | Low profile semiconductor die carrier |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55115339A (en) * | 1979-02-26 | 1980-09-05 | Fujitsu Ltd | Ic stem |
JPS57115254U (ja) * | 1981-01-10 | 1982-07-16 | ||
JPS5856446U (ja) * | 1981-10-12 | 1983-04-16 | 日本電気株式会社 | 樹脂封止半導体装置 |
JPS58155851U (ja) * | 1982-04-14 | 1983-10-18 | 日本電気株式会社 | モ−ルド型半導体装置 |
JPS5941860A (ja) * | 1982-09-01 | 1984-03-08 | Nec Corp | 半導体装置用ケ−スの製造方法 |
-
1985
- 1985-10-05 JP JP60222057A patent/JPH069223B2/ja not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55115339A (en) * | 1979-02-26 | 1980-09-05 | Fujitsu Ltd | Ic stem |
JPS57115254U (ja) * | 1981-01-10 | 1982-07-16 | ||
JPS5856446U (ja) * | 1981-10-12 | 1983-04-16 | 日本電気株式会社 | 樹脂封止半導体装置 |
JPS58155851U (ja) * | 1982-04-14 | 1983-10-18 | 日本電気株式会社 | モ−ルド型半導体装置 |
JPS5941860A (ja) * | 1982-09-01 | 1984-03-08 | Nec Corp | 半導体装置用ケ−スの製造方法 |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6411356A (en) * | 1987-07-06 | 1989-01-13 | Sony Corp | Hollow package for semiconductor device |
US5023700A (en) * | 1988-06-17 | 1991-06-11 | Ngk Insulators, Ltd. | Minutely patterned structure |
US5100498A (en) * | 1988-06-17 | 1992-03-31 | Ngk Insulators, Ltd. | Method of producing a minutely patterned structure |
US5133433A (en) * | 1989-12-26 | 1992-07-28 | Nihon Plast Co., Ltd. | Rotary damper |
US5142738A (en) * | 1990-07-24 | 1992-09-01 | Nhk Spring Co., Ltd. | Hinge device |
US5824950A (en) * | 1994-03-11 | 1998-10-20 | The Panda Project | Low profile semiconductor die carrier |
US5819403A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Method of manufacturing a semiconductor chip carrier |
US5821457A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Semiconductor die carrier having a dielectric epoxy between adjacent leads |
WO1995024733A1 (en) * | 1994-03-11 | 1995-09-14 | The Panda Project | Prefabricated semiconductor chip carrier |
US6339191B1 (en) | 1994-03-11 | 2002-01-15 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
US6828511B2 (en) | 1994-03-11 | 2004-12-07 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
US6977432B2 (en) | 1994-03-11 | 2005-12-20 | Quantum Leap Packaging, Inc. | Prefabricated semiconductor chip carrier |
EP0752720A3 (en) * | 1995-07-07 | 1998-06-03 | Mitsubishi Denki Kabushiki Kaisha | Lead for semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH069223B2 (ja) | 1994-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0015111B1 (en) | Lead frame and housing for integrated circuit | |
CA1229933A (en) | Plastic pin grid array chip carrier | |
JP3226752B2 (ja) | 半導体装置の製造方法 | |
CA1168764A (en) | Encapsulation for semiconductor integrated circuit chip | |
US6650020B2 (en) | Resin-sealed semiconductor device | |
US5069626A (en) | Plated plastic castellated interconnect for electrical components | |
US5331591A (en) | Electronic module including a programmable memory | |
US5005282A (en) | Method of making an electronic memory card | |
US3650648A (en) | System for molding electronic components | |
US4921430A (en) | Connector for the use of electronic parts | |
US5260601A (en) | Edge-mounted, surface-mount package for semiconductor integrated circuit devices | |
EP0333374A2 (en) | Edge-mounted, surface-mount package for semiconductor integrated circuit devices | |
JPS60194548A (ja) | チツプキヤリヤ | |
JPS6281739A (ja) | Icパツケ−ジ | |
US3739438A (en) | System for molding electronic components | |
GB2174538A (en) | Semiconductor package | |
JPH023621Y2 (ja) | ||
JPS62142338A (ja) | 半導体装置用パツケ−ジ | |
JPS61285739A (ja) | 高密度実装形セラミツクicパツケ−ジ | |
JPH021829Y2 (ja) | ||
JPS6347961A (ja) | 半導体パツケ−ジ | |
JP3466354B2 (ja) | 半導体装置 | |
KR0136688B1 (ko) | 기판 접속용 도체홀을 갖는 반도체 패키지 | |
US6056606A (en) | Base for electrical components with potted terminals | |
JP2881264B2 (ja) | 搭載用凹部を有する電子部品搭載用基板 |