JPS6347961A - 半導体パツケ−ジ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
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- 239000011295 pitch Substances 0.000 abstract 1
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000000463 material Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体素子を収納する半導体パッケ−ジに関
し、特に、入出力用ピン以外に、パッケージの側部表面
から入出力用リードを取出した半導体パッケージに関す
るものである。
し、特に、入出力用ピン以外に、パッケージの側部表面
から入出力用リードを取出した半導体パッケージに関す
るものである。
[従来の技術]
第4A図は、従来の半導体パッケージの構造を示す断面
図である。
図である。
図において、パッケージ基板1の表側表面は階段状の段
差2を有し、これによってパッケージ基板1の上部に四
部3が設けられている。この四部3の底部に半導体素子
を搭載するためのダイパッド4が設けられており、段部
5にポンディングパッド6が設けられている。また、パ
ッケージ基板1の裏側表面全体に、外部と電気的に接続
するための入出力用ピン8が複数本所定のピッチでアレ
イ状に設けられている。ポンディングパッド6は一パッ
ケージ基板1内の配線7により入出力用ピン8に電気的
に接続されている。
差2を有し、これによってパッケージ基板1の上部に四
部3が設けられている。この四部3の底部に半導体素子
を搭載するためのダイパッド4が設けられており、段部
5にポンディングパッド6が設けられている。また、パ
ッケージ基板1の裏側表面全体に、外部と電気的に接続
するための入出力用ピン8が複数本所定のピッチでアレ
イ状に設けられている。ポンディングパッド6は一パッ
ケージ基板1内の配線7により入出力用ピン8に電気的
に接続されている。
第4B図は、第4A図の半導体パッケージに半導体素子
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。
図において、パッケージ基板1は、ガラス−エポキシな
どからなるプリント配線板などの基板13に搭載されて
おり、入出力用ピン8は半田などの接合材14により基
板13の配線パターンに電気的および機械的に接合され
ている。半導体素子9はダイパッド4に搭載されて凹部
3に収納されている。半導体素子9表面にポンディング
パッド10が設けられており、このポンディングパッド
10はボンディングワイヤ11によりポンディングパッ
ド6に電気的に接続されている。パッケージ基板1の1
一部にフタ12が設けられており、このフタ12によっ
て半導体素子9などが四部3内に気密に封止されている
。
どからなるプリント配線板などの基板13に搭載されて
おり、入出力用ピン8は半田などの接合材14により基
板13の配線パターンに電気的および機械的に接合され
ている。半導体素子9はダイパッド4に搭載されて凹部
3に収納されている。半導体素子9表面にポンディング
パッド10が設けられており、このポンディングパッド
10はボンディングワイヤ11によりポンディングパッ
ド6に電気的に接続されている。パッケージ基板1の1
一部にフタ12が設けられており、このフタ12によっ
て半導体素子9などが四部3内に気密に封止されている
。
[発明が解決しようとする問題点]
従来の半導体パッケージは以上のように構成されている
か、入出力用ピン8のピッチは使用上あるいは製作上の
理由などから制限されているため、入出力用ピン8の数
が増加してくると半導体パッケージ全体のサイズを大き
くしなければならず、半導体素子の実装密度を向上でき
ないという問題点があった。
か、入出力用ピン8のピッチは使用上あるいは製作上の
理由などから制限されているため、入出力用ピン8の数
が増加してくると半導体パッケージ全体のサイズを大き
くしなければならず、半導体素子の実装密度を向上でき
ないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、従来はど半導体パッケージ全体のサイズを大
きくすることく、半導体素子の実装密度を向上できる半
導体パッケージを得ることを目的とする。
たもので、従来はど半導体パッケージ全体のサイズを大
きくすることく、半導体素子の実装密度を向上できる半
導体パッケージを得ることを目的とする。
[問題点を解決するための手段]
この発明に係る半導体パッケージは、半導体素子を収納
し、その裏側表面に入出力用ピンが設けられている半導
体パッケージにおいて、半導体素子と半導体パッケージ
の外部とを電気的に接続するための入出力用リードを、
半導体パッケージの側部表面から取出すようにしたもの
である。
し、その裏側表面に入出力用ピンが設けられている半導
体パッケージにおいて、半導体素子と半導体パッケージ
の外部とを電気的に接続するための入出力用リードを、
半導体パッケージの側部表面から取出すようにしたもの
である。
[作用コ
この発明においては、入出力用ビン以外に、半導体素子
と半導体パッケージの外部とを電気的に接続するための
入出力用リードを半導体パッケージの側部表面から取出
すので、従来はど半導体パッケージ全体のサイズを大き
くすることなく、半導体素子の実装密度を向上できる。
と半導体パッケージの外部とを電気的に接続するための
入出力用リードを半導体パッケージの側部表面から取出
すので、従来はど半導体パッケージ全体のサイズを大き
くすることなく、半導体素子の実装密度を向上できる。
[実施例]
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第1A図は、この発明の第1の実施例である半導体パッ
ケージの(を造を示す断面図である。
ケージの(を造を示す断面図である。
この実施例の構成が、第4A図の半導体パッケージの構
成と異なる点は以下の点である。すなわち、パッケージ
基板15の周囲の側部表面に段部16か設けられており
、この段部16から、パッケージ基板15に収納される
半導体素子とこのパッケージ基板15の外部とを電気的
に接続するための入出力用リード17が複数本所定のピ
ッチで取出されている(入出力用リード17は紙面に垂
直方向に並んで配置されている)。ポンディングパッド
6はパッケージ基板15内の配線7により入出力用ピン
8および入出力用リード17に電気的に接続されている
。
成と異なる点は以下の点である。すなわち、パッケージ
基板15の周囲の側部表面に段部16か設けられており
、この段部16から、パッケージ基板15に収納される
半導体素子とこのパッケージ基板15の外部とを電気的
に接続するための入出力用リード17が複数本所定のピ
ッチで取出されている(入出力用リード17は紙面に垂
直方向に並んで配置されている)。ポンディングパッド
6はパッケージ基板15内の配線7により入出力用ピン
8および入出力用リード17に電気的に接続されている
。
第1B図は、第1A図の半導体パッケージに半導体素子
を搭載したちのをプリント配線板などの基板に搭載した
場合の(14造を示す断面(文1である。
を搭載したちのをプリント配線板などの基板に搭載した
場合の(14造を示す断面(文1である。
図において、パッケージ基板15は、ガラス−エポキシ
などからなるプリント配線板などの基板13に搭載され
ており、入出力用ピン8および入出力用リード17は、
それぞれ半田などの接合材14および18により基板1
3の配線パターンに電気的および機械的に接合されてい
る。
などからなるプリント配線板などの基板13に搭載され
ており、入出力用ピン8および入出力用リード17は、
それぞれ半田などの接合材14および18により基板1
3の配線パターンに電気的および機械的に接合されてい
る。
このように、入出力用ピン8以外に、パッケージ基板1
3の側部表面から入出力用リード17を取出し、半導体
素子9と基板13の配線パターンとを入出力用ピン8お
よび入出力用リード17の両方で電気的に接続するため
、従来はど半導体パッケージ全体のサイズを大きくする
ことなく、半導体素子の実装密度を向上できる。
3の側部表面から入出力用リード17を取出し、半導体
素子9と基板13の配線パターンとを入出力用ピン8お
よび入出力用リード17の両方で電気的に接続するため
、従来はど半導体パッケージ全体のサイズを大きくする
ことなく、半導体素子の実装密度を向上できる。
第2図は、この発明の第2の実施例である、半導体パッ
ケージの上部および下部に半導体素子を搭載したものを
プリント配線板などの基板に搭載した場合の構造を示す
断面図である。
ケージの上部および下部に半導体素子を搭載したものを
プリント配線板などの基板に搭載した場合の構造を示す
断面図である。
この実施例の構成が、第1B図の半導体パッケージに半
導体素子を搭載したものを基板に搭載した場合の構成と
異なる点は以下の点である。才なわち、パッケージ基板
19は基板13に搭載されている。パッケージ基板19
の表側表面は階段状の段差2aををし、これによってパ
ッケージ基板19の上部に第1の凹部3aが設けられて
いる。
導体素子を搭載したものを基板に搭載した場合の構成と
異なる点は以下の点である。才なわち、パッケージ基板
19は基板13に搭載されている。パッケージ基板19
の表側表面は階段状の段差2aををし、これによってパ
ッケージ基板19の上部に第1の凹部3aが設けられて
いる。
この第1の凹部3aの底部に第1のダイパッド4aが設
けられており、段部5aにポンディングパッド6aが設
けられている。また、パッケージ基板19の裏側表面は
階段状の段22bを有し、これによってパッケージ基板
19の下部に第2の凹部3bが設けられている。この第
2の四部3bの底部に第2のダイパッド4bが設けられ
ており、段部5bにポンディングパッド6bが設けられ
ている。パッケージ基板19の裏側表面のうち第2の凹
部3bを除いた残りの部分全体に、入出力用ピン8が複
数本所定のピッチでアレイ状に設けられている。ポンデ
ィングパッド6aおよび6bはパッケージ基板19内の
配線7により入出力用リード17および入出力用ピン8
に電気的に接続されており、またポンディングパッド6
aは配線7によりポンディングパッド6bに電気的に接
続されている。第1の半導体素子9aは第1のダイパッ
ド4aに搭載されて第1の凹部3a内に収納されている
。第1の半導体素子9a表面にポンディングパッド10
aが設けられ5ており、このポンディングパッド10a
はボンディングワイヤ11によりポンディングパッド6
aに電気的に接続されている。パッケージ基板19の上
部に第1のフタ12aが設けられており、この第1のフ
タ12aによって第1の半導体素子98などが第1の四
部3a内に気密に封止されている。また、第2の半導体
素子9bは第2のダイパッド4bに搭載されて第2の四
部3bに収納されている。第2の半導体素子9b表面に
ポンディングパッド10bが設けられており、このポン
ディングパッド10bはボンディングワイヤ11により
ポンディングパッド6bに電気的に接続されている。パ
ッケージ基板16の下部に第2のフタ12bが設けられ
ており、この第2のフタ12bによって第2の半導体素
子9bなどが第2の凹部3b内に気密に封止されている
。
けられており、段部5aにポンディングパッド6aが設
けられている。また、パッケージ基板19の裏側表面は
階段状の段22bを有し、これによってパッケージ基板
19の下部に第2の凹部3bが設けられている。この第
2の四部3bの底部に第2のダイパッド4bが設けられ
ており、段部5bにポンディングパッド6bが設けられ
ている。パッケージ基板19の裏側表面のうち第2の凹
部3bを除いた残りの部分全体に、入出力用ピン8が複
数本所定のピッチでアレイ状に設けられている。ポンデ
ィングパッド6aおよび6bはパッケージ基板19内の
配線7により入出力用リード17および入出力用ピン8
に電気的に接続されており、またポンディングパッド6
aは配線7によりポンディングパッド6bに電気的に接
続されている。第1の半導体素子9aは第1のダイパッ
ド4aに搭載されて第1の凹部3a内に収納されている
。第1の半導体素子9a表面にポンディングパッド10
aが設けられ5ており、このポンディングパッド10a
はボンディングワイヤ11によりポンディングパッド6
aに電気的に接続されている。パッケージ基板19の上
部に第1のフタ12aが設けられており、この第1のフ
タ12aによって第1の半導体素子98などが第1の四
部3a内に気密に封止されている。また、第2の半導体
素子9bは第2のダイパッド4bに搭載されて第2の四
部3bに収納されている。第2の半導体素子9b表面に
ポンディングパッド10bが設けられており、このポン
ディングパッド10bはボンディングワイヤ11により
ポンディングパッド6bに電気的に接続されている。パ
ッケージ基板16の下部に第2のフタ12bが設けられ
ており、この第2のフタ12bによって第2の半導体素
子9bなどが第2の凹部3b内に気密に封止されている
。
このように、入出力用ピン8以外に、パッケージ基t1
219の側部表面から入出力用リード17を取出すこと
によって、半導体パッケージの上部および下部に複数個
の半導体素子を搭載することも容易となり、第1B図の
場合に比べて半導体素子の実装密度をさらに向上できる
。
219の側部表面から入出力用リード17を取出すこと
によって、半導体パッケージの上部および下部に複数個
の半導体素子を搭載することも容易となり、第1B図の
場合に比べて半導体素子の実装密度をさらに向上できる
。
第3図は、この発明の第3の実施例である、半導体パッ
ケージの上部および下部にモールド樹、脂で封止された
半導体素子を搭載したものをプリント配線板などの基板
に搭載した場合のも■造を示す断面図である。
ケージの上部および下部にモールド樹、脂で封止された
半導体素子を搭載したものをプリント配線板などの基板
に搭載した場合のも■造を示す断面図である。
この実施例の構成が、第2図の、半導体パッケージのに
部および下部に半導体素子を搭載したものを基板に搭載
した場合の構成と異なる点は以下の点である。すなわち
、パッケージ基板20の表側表面は階段状の段差21a
を有し、これによってパッケージ基板20の上部に第1
の凹部22aが設けられている。この第1の凹部22a
に、モールド樹脂24aで封止された第1の半導体素子
9aが収納されている。段部23aにポンディングパッ
ド6aが設けられており、第1の半導体素子9a表面の
ポンディングパッド10aはフィルムキャリアなどのリ
ード25aによりポンディングパッド6aに電気的に接
続されている。また、パッケージ基板20の裏側表面は
階段状の段差21bを有し、これによってパッケージ基
板20の下部に第2の四部22bが設けられている。こ
の第2の凹部22bに、モールド樹脂24bで封止され
た第2の半導体素子9bが収納されている。
部および下部に半導体素子を搭載したものを基板に搭載
した場合の構成と異なる点は以下の点である。すなわち
、パッケージ基板20の表側表面は階段状の段差21a
を有し、これによってパッケージ基板20の上部に第1
の凹部22aが設けられている。この第1の凹部22a
に、モールド樹脂24aで封止された第1の半導体素子
9aが収納されている。段部23aにポンディングパッ
ド6aが設けられており、第1の半導体素子9a表面の
ポンディングパッド10aはフィルムキャリアなどのリ
ード25aによりポンディングパッド6aに電気的に接
続されている。また、パッケージ基板20の裏側表面は
階段状の段差21bを有し、これによってパッケージ基
板20の下部に第2の四部22bが設けられている。こ
の第2の凹部22bに、モールド樹脂24bで封止され
た第2の半導体素子9bが収納されている。
段部23bにポンディングパッド6bが設けられており
、第2の半導体素子9b表面のポンディングパッド10
bはフィルムキャリアなどのリード25bによりポンデ
ィングパッド6bに電気的に1妾続されている。
、第2の半導体素子9b表面のポンディングパッド10
bはフィルムキャリアなどのリード25bによりポンデ
ィングパッド6bに電気的に1妾続されている。
なお、上記実施例では、半導体パッケージの側部表面の
1段の段部から入出力用リードを取出す場合について示
したが、半導体パッケージの側部表面に複数段の段部を
設け、この各段部から入出力用リードを取出すようにし
てもよい。
1段の段部から入出力用リードを取出す場合について示
したが、半導体パッケージの側部表面に複数段の段部を
設け、この各段部から入出力用リードを取出すようにし
てもよい。
[発明の効果コ
以上のようにこの発明によれば、半導体素子を収納し、
その裏側表面に入出力用ピンが設けられている半導体パ
ッケージにおいて、半導体素子と半導体パッケージの外
部とを電気的に接続するための人出力用リードを、半導
体パッケージの側部表面から底円すようにしたので、従
来はど半導体パッケージ全体のサイズを大きくすること
なく、半導体素子の実装密度を向−にできる半導体パッ
ケージを得ることができる。
その裏側表面に入出力用ピンが設けられている半導体パ
ッケージにおいて、半導体素子と半導体パッケージの外
部とを電気的に接続するための人出力用リードを、半導
体パッケージの側部表面から底円すようにしたので、従
来はど半導体パッケージ全体のサイズを大きくすること
なく、半導体素子の実装密度を向−にできる半導体パッ
ケージを得ることができる。
第1A図は、この発明の第1の実施例である半導体パッ
ケージの構造を示す断面図である。 第1B図は、第1A図の半導体パッケージに半導体素子
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。 第2図は、この発明の第2の実施例である、半導体パッ
ケージの上部および下部に半導体素子を搭載したものを
プリント配線板などの基板に搭載した場合のも■造を示
す断面図である。 第3図は、この発明の第3の実施例である、半導体パッ
ケージの上部および下部にモールド樹脂で封止された半
導体素子を搭載したものをプリント配線板などの基板に
搭載した場合の構造を示す断面図である。 第4A図は、従来の半導体パッケージの構造を示す断面
図である。 第4B図は、第4A図の半導体パッケージに半導体素子
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。 図において、1,15,19.20はパッケージ基板、
4はダイパッド、4aは第1のダイパッド、4bは第2
のダイパッド、6,6a、6b。 10、 10 a、 10 bはポンディングパッド
、7は配線、8は入出力用ピン、9は半導体素子、9a
は第1の半導体素子、9bは第2の半導体素子、11は
ボンディングワイヤ、12はフタ、12aは第1のフタ
、12bは第2のフタ、13は基板、14.18は接合
材、17は入出力用リード、24a、24bはモールド
樹脂、25a、25bはリードである。 なお、各図中同一符号は同一または相当部分を示す。
ケージの構造を示す断面図である。 第1B図は、第1A図の半導体パッケージに半導体素子
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。 第2図は、この発明の第2の実施例である、半導体パッ
ケージの上部および下部に半導体素子を搭載したものを
プリント配線板などの基板に搭載した場合のも■造を示
す断面図である。 第3図は、この発明の第3の実施例である、半導体パッ
ケージの上部および下部にモールド樹脂で封止された半
導体素子を搭載したものをプリント配線板などの基板に
搭載した場合の構造を示す断面図である。 第4A図は、従来の半導体パッケージの構造を示す断面
図である。 第4B図は、第4A図の半導体パッケージに半導体素子
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。 図において、1,15,19.20はパッケージ基板、
4はダイパッド、4aは第1のダイパッド、4bは第2
のダイパッド、6,6a、6b。 10、 10 a、 10 bはポンディングパッド
、7は配線、8は入出力用ピン、9は半導体素子、9a
は第1の半導体素子、9bは第2の半導体素子、11は
ボンディングワイヤ、12はフタ、12aは第1のフタ
、12bは第2のフタ、13は基板、14.18は接合
材、17は入出力用リード、24a、24bはモールド
樹脂、25a、25bはリードである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- (1)半導体素子を収納し、その裏側表面に入出力用ピ
ンが設けられている半導体パッケージにおいて、 前記半導体パッケージの側部表面から取出され、前記半
導体素子と該半導体パッケージの外部とを電気的に接続
するための入出力用リードを備えたことを特徴とする半
導体パッケージ。 - (2)前記半導体パッケージの側部表面は階段状になっ
ており、前記入出力用リードは該階段状の段部から取出
されている特許請求の範囲第1項記載の半導体パッケー
ジ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61193105A JPS6347961A (ja) | 1986-08-18 | 1986-08-18 | 半導体パツケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61193105A JPS6347961A (ja) | 1986-08-18 | 1986-08-18 | 半導体パツケ−ジ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6347961A true JPS6347961A (ja) | 1988-02-29 |
Family
ID=16302324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61193105A Pending JPS6347961A (ja) | 1986-08-18 | 1986-08-18 | 半導体パツケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6347961A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63234552A (ja) * | 1987-03-24 | 1988-09-29 | Shinko Electric Ind Co Ltd | 回路基板 |
US5107329A (en) * | 1988-02-26 | 1992-04-21 | Hitachi, Ltd. | Pin-grid array semiconductor device |
WO2004077560A1 (ja) * | 2003-02-26 | 2004-09-10 | Ibiden Co., Ltd. | 多層プリント配線板 |
JP2004265956A (ja) * | 2003-02-26 | 2004-09-24 | Ibiden Co Ltd | 多層プリント配線板 |
JP2011095439A (ja) * | 2009-10-29 | 2011-05-12 | Iwaki Engineer:Kk | エッジライトパネル |
-
1986
- 1986-08-18 JP JP61193105A patent/JPS6347961A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63234552A (ja) * | 1987-03-24 | 1988-09-29 | Shinko Electric Ind Co Ltd | 回路基板 |
US5107329A (en) * | 1988-02-26 | 1992-04-21 | Hitachi, Ltd. | Pin-grid array semiconductor device |
WO2004077560A1 (ja) * | 2003-02-26 | 2004-09-10 | Ibiden Co., Ltd. | 多層プリント配線板 |
JP2004265956A (ja) * | 2003-02-26 | 2004-09-24 | Ibiden Co Ltd | 多層プリント配線板 |
JP4493923B2 (ja) * | 2003-02-26 | 2010-06-30 | イビデン株式会社 | プリント配線板 |
US7894203B2 (en) | 2003-02-26 | 2011-02-22 | Ibiden Co., Ltd. | Multilayer printed wiring board |
JP2011095439A (ja) * | 2009-10-29 | 2011-05-12 | Iwaki Engineer:Kk | エッジライトパネル |
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