JPS6347961A - 半導体パツケ−ジ - Google Patents

半導体パツケ−ジ

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JPS6347961A
JPS6347961A JP61193105A JP19310586A JPS6347961A JP S6347961 A JPS6347961 A JP S6347961A JP 61193105 A JP61193105 A JP 61193105A JP 19310586 A JP19310586 A JP 19310586A JP S6347961 A JPS6347961 A JP S6347961A
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JP
Japan
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package
semiconductor
semiconductor package
substrate
input
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JP61193105A
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English (en)
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Shin Nakao
中尾　伸
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体素子を収納する半導体パッケ−ジに関
し、特に、入出力用ピン以外に、パッケージの側部表面
から入出力用リードを取出した半導体パッケージに関す
るものである。
［従来の技術］ 第４Ａ図は、従来の半導体パッケージの構造を示す断面
図である。
図において、パッケージ基板１の表側表面は階段状の段
差２を有し、これによってパッケージ基板１の上部に四
部３が設けられている。この四部３の底部に半導体素子
を搭載するためのダイパッド４が設けられており、段部
５にポンディングパッド６が設けられている。また、パ
ッケージ基板１の裏側表面全体に、外部と電気的に接続
するための入出力用ピン８が複数本所定のピッチでアレ
イ状に設けられている。ポンディングパッド６は一パッ
ケージ基板１内の配線７により入出力用ピン８に電気的
に接続されている。
第４Ｂ図は、第４Ａ図の半導体パッケージに半導体素子
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。
図において、パッケージ基板１は、ガラス−エポキシな
どからなるプリント配線板などの基板１３に搭載されて
おり、入出力用ピン８は半田などの接合材１４により基
板１３の配線パターンに電気的および機械的に接合され
ている。半導体素子９はダイパッド４に搭載されて凹部
３に収納されている。半導体素子９表面にポンディング
パッド１０が設けられており、このポンディングパッド
１０はボンディングワイヤ１１によりポンディングパッ
ド６に電気的に接続されている。パッケージ基板１の１
一部にフタ１２が設けられており、このフタ１２によっ
て半導体素子９などが四部３内に気密に封止されている
。
［発明が解決しようとする問題点］ 従来の半導体パッケージは以上のように構成されている
か、入出力用ピン８のピッチは使用上あるいは製作上の
理由などから制限されているため、入出力用ピン８の数
が増加してくると半導体パッケージ全体のサイズを大き
くしなければならず、半導体素子の実装密度を向上でき
ないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、従来はど半導体パッケージ全体のサイズを大
きくすることく、半導体素子の実装密度を向上できる半
導体パッケージを得ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体パッケージは、半導体素子を収納
し、その裏側表面に入出力用ピンが設けられている半導
体パッケージにおいて、半導体素子と半導体パッケージ
の外部とを電気的に接続するための入出力用リードを、
半導体パッケージの側部表面から取出すようにしたもの
である。
［作用コ この発明においては、入出力用ビン以外に、半導体素子
と半導体パッケージの外部とを電気的に接続するための
入出力用リードを半導体パッケージの側部表面から取出
すので、従来はど半導体パッケージ全体のサイズを大き
くすることなく、半導体素子の実装密度を向上できる。
［実施例］ 以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
第１Ａ図は、この発明の第１の実施例である半導体パッ
ケージの（を造を示す断面図である。
この実施例の構成が、第４Ａ図の半導体パッケージの構
成と異なる点は以下の点である。すなわち、パッケージ
基板１５の周囲の側部表面に段部１６か設けられており
、この段部１６から、パッケージ基板１５に収納される
半導体素子とこのパッケージ基板１５の外部とを電気的
に接続するための入出力用リード１７が複数本所定のピ
ッチで取出されている（入出力用リード１７は紙面に垂
直方向に並んで配置されている）。ポンディングパッド
６はパッケージ基板１５内の配線７により入出力用ピン
８および入出力用リード１７に電気的に接続されている
。
第１Ｂ図は、第１Ａ図の半導体パッケージに半導体素子
を搭載したちのをプリント配線板などの基板に搭載した
場合の（１４造を示す断面（文１である。
図において、パッケージ基板１５は、ガラス−エポキシ
などからなるプリント配線板などの基板１３に搭載され
ており、入出力用ピン８および入出力用リード１７は、
それぞれ半田などの接合材１４および１８により基板１
３の配線パターンに電気的および機械的に接合されてい
る。
このように、入出力用ピン８以外に、パッケージ基板１
３の側部表面から入出力用リード１７を取出し、半導体
素子９と基板１３の配線パターンとを入出力用ピン８お
よび入出力用リード１７の両方で電気的に接続するため
、従来はど半導体パッケージ全体のサイズを大きくする
ことなく、半導体素子の実装密度を向上できる。
第２図は、この発明の第２の実施例である、半導体パッ
ケージの上部および下部に半導体素子を搭載したものを
プリント配線板などの基板に搭載した場合の構造を示す
断面図である。
この実施例の構成が、第１Ｂ図の半導体パッケージに半
導体素子を搭載したものを基板に搭載した場合の構成と
異なる点は以下の点である。才なわち、パッケージ基板
１９は基板１３に搭載されている。パッケージ基板１９
の表側表面は階段状の段差２ａををし、これによってパ
ッケージ基板１９の上部に第１の凹部３ａが設けられて
いる。
この第１の凹部３ａの底部に第１のダイパッド４ａが設
けられており、段部５ａにポンディングパッド６ａが設
けられている。また、パッケージ基板１９の裏側表面は
階段状の段２２ｂを有し、これによってパッケージ基板
１９の下部に第２の凹部３ｂが設けられている。この第
２の四部３ｂの底部に第２のダイパッド４ｂが設けられ
ており、段部５ｂにポンディングパッド６ｂが設けられ
ている。パッケージ基板１９の裏側表面のうち第２の凹
部３ｂを除いた残りの部分全体に、入出力用ピン８が複
数本所定のピッチでアレイ状に設けられている。ポンデ
ィングパッド６ａおよび６ｂはパッケージ基板１９内の
配線７により入出力用リード１７および入出力用ピン８
に電気的に接続されており、またポンディングパッド６
ａは配線７によりポンディングパッド６ｂに電気的に接
続されている。第１の半導体素子９ａは第１のダイパッ
ド４ａに搭載されて第１の凹部３ａ内に収納されている
。第１の半導体素子９ａ表面にポンディングパッド１０
ａが設けられ５ており、このポンディングパッド１０ａ
はボンディングワイヤ１１によりポンディングパッド６
ａに電気的に接続されている。パッケージ基板１９の上
部に第１のフタ１２ａが設けられており、この第１のフ
タ１２ａによって第１の半導体素子９８などが第１の四
部３ａ内に気密に封止されている。また、第２の半導体
素子９ｂは第２のダイパッド４ｂに搭載されて第２の四
部３ｂに収納されている。第２の半導体素子９ｂ表面に
ポンディングパッド１０ｂが設けられており、このポン
ディングパッド１０ｂはボンディングワイヤ１１により
ポンディングパッド６ｂに電気的に接続されている。パ
ッケージ基板１６の下部に第２のフタ１２ｂが設けられ
ており、この第２のフタ１２ｂによって第２の半導体素
子９ｂなどが第２の凹部３ｂ内に気密に封止されている
。
このように、入出力用ピン８以外に、パッケージ基ｔ１
２１９の側部表面から入出力用リード１７を取出すこと
によって、半導体パッケージの上部および下部に複数個
の半導体素子を搭載することも容易となり、第１Ｂ図の
場合に比べて半導体素子の実装密度をさらに向上できる
。
第３図は、この発明の第３の実施例である、半導体パッ
ケージの上部および下部にモールド樹、脂で封止された
半導体素子を搭載したものをプリント配線板などの基板
に搭載した場合のも■造を示す断面図である。
この実施例の構成が、第２図の、半導体パッケージのに
部および下部に半導体素子を搭載したものを基板に搭載
した場合の構成と異なる点は以下の点である。すなわち
、パッケージ基板２０の表側表面は階段状の段差２１ａ
を有し、これによってパッケージ基板２０の上部に第１
の凹部２２ａが設けられている。この第１の凹部２２ａ
に、モールド樹脂２４ａで封止された第１の半導体素子
９ａが収納されている。段部２３ａにポンディングパッ
ド６ａが設けられており、第１の半導体素子９ａ表面の
ポンディングパッド１０ａはフィルムキャリアなどのリ
ード２５ａによりポンディングパッド６ａに電気的に接
続されている。また、パッケージ基板２０の裏側表面は
階段状の段差２１ｂを有し、これによってパッケージ基
板２０の下部に第２の四部２２ｂが設けられている。こ
の第２の凹部２２ｂに、モールド樹脂２４ｂで封止され
た第２の半導体素子９ｂが収納されている。
段部２３ｂにポンディングパッド６ｂが設けられており
、第２の半導体素子９ｂ表面のポンディングパッド１０
ｂはフィルムキャリアなどのリード２５ｂによりポンデ
ィングパッド６ｂに電気的に１妾続されている。
なお、上記実施例では、半導体パッケージの側部表面の
１段の段部から入出力用リードを取出す場合について示
したが、半導体パッケージの側部表面に複数段の段部を
設け、この各段部から入出力用リードを取出すようにし
てもよい。
［発明の効果コ 以上のようにこの発明によれば、半導体素子を収納し、
その裏側表面に入出力用ピンが設けられている半導体パ
ッケージにおいて、半導体素子と半導体パッケージの外
部とを電気的に接続するための人出力用リードを、半導
体パッケージの側部表面から底円すようにしたので、従
来はど半導体パッケージ全体のサイズを大きくすること
なく、半導体素子の実装密度を向−にできる半導体パッ
ケージを得ることができる。
【図面の簡単な説明】
第１Ａ図は、この発明の第１の実施例である半導体パッ
ケージの構造を示す断面図である。 第１Ｂ図は、第１Ａ図の半導体パッケージに半導体素子
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。 第２図は、この発明の第２の実施例である、半導体パッ
ケージの上部および下部に半導体素子を搭載したものを
プリント配線板などの基板に搭載した場合のも■造を示
す断面図である。 第３図は、この発明の第３の実施例である、半導体パッ
ケージの上部および下部にモールド樹脂で封止された半
導体素子を搭載したものをプリント配線板などの基板に
搭載した場合の構造を示す断面図である。 第４Ａ図は、従来の半導体パッケージの構造を示す断面
図である。 第４Ｂ図は、第４Ａ図の半導体パッケージに半導体素子
を搭載したものをプリント配線板などの基板に搭載した
場合の構造を示す断面図である。 図において、１，１５，１９．２０はパッケージ基板、
４はダイパッド、４ａは第１のダイパッド、４ｂは第２
のダイパッド、６，６ａ、６ｂ。 １０、　１０　ａ、　　１０　ｂはポンディングパッド
、７は配線、８は入出力用ピン、９は半導体素子、９ａ
は第１の半導体素子、９ｂは第２の半導体素子、１１は
ボンディングワイヤ、１２はフタ、１２ａは第１のフタ
、１２ｂは第２のフタ、１３は基板、１４．１８は接合
材、１７は入出力用リード、２４ａ、２４ｂはモールド
樹脂、２５ａ、２５ｂはリードである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体素子を収納し、その裏側表面に入出力用ピ
    ンが設けられている半導体パッケージにおいて、 前記半導体パッケージの側部表面から取出され、前記半
    導体素子と該半導体パッケージの外部とを電気的に接続
    するための入出力用リードを備えたことを特徴とする半
    導体パッケージ。
  2. （２）前記半導体パッケージの側部表面は階段状になっ
    ており、前記入出力用リードは該階段状の段部から取出
    されている特許請求の範囲第１項記載の半導体パッケー
    ジ。
JP61193105A 1986-08-18 1986-08-18 半導体パツケ−ジ Pending JPS6347961A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
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