JPH04356965A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04356965A JPH04356965A JP13125991A JP13125991A JPH04356965A JP H04356965 A JPH04356965 A JP H04356965A JP 13125991 A JP13125991 A JP 13125991A JP 13125991 A JP13125991 A JP 13125991A JP H04356965 A JPH04356965 A JP H04356965A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に高耐
圧ＭＯＳトランジスタに関する。
圧ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】従来、高耐圧ＭＯＳトランジスタとして
は、例えば図３（ｄ）に示すようなものが知られている
。この高耐圧ＭＯＳトランジスタは、いわゆるオフセッ
トＬＯＣＯＳドレイン型と呼ばれるもので、第１導電型
例えばＮ型のシリコン基板２４の一主面にＬＯＣＯＳ（
選択酸化）による酸化層（以下ＬＯＣＯＳ酸化層という
）２０を挟んで第２導電型例えばＰ型のソース拡散層３
０及びドレイン拡散層２９を形成し、このドレイン拡散
層２９よりＬＯＣＯＳ酸化層２０下に延びる低濃度（Ｐ
− ）の第１の電界緩和拡散層２１と、ドレイン拡散層
２９の下面に接し第１の電界緩和拡散層２１に跨る第１
の電界緩和拡散層２１より低濃度（Ｐ−−）の第２の電
界緩和拡散層２２とを形成し、ソース拡散層３０及びＬ
ＯＣＯＳ酸化層２０間の基板上にゲート絶縁膜３１を介
してゲート電極２８を形成して構成される。この構成で
は、ドレイン領域２９における電界集中を、ＬＯＣＯＳ
酸化層２０の下部に形成したＰ− の濃度を有する第１
の電界緩和拡散層２１とＰ−−の濃度を有する第２の電
界緩和拡散層２２が空乏化することにより緩和するよう
にしている。かかるＭＯＳトランジスタは、概ね次のよ
うにして作製する。すなわち、まず、ＳｉＯ２ 膜２３
が形成されたＮ型のシリコン基板２４にＳｉＮ膜からな
るＬＯＣＯＳ酸化用のマスク２５を用い例えばボロンの
イオン注入により第１の電界緩和拡散層２１を形成する
。次いでレジストマスク２６を形成し、ボロンのイオン
注入により第２の電界緩和拡散層２２を形成する（図２
（ａ））。この場合、ボロンイオン２７の入射角は７°
である。次に、ＬＯＣＯＳ酸化を行ってＬＯＣＯＳ酸化
層２０を形成し、マスク２５を剥離した後に、ゲート酸
化を行ってゲート絶縁膜３１を形成する（図２（ｂ））
。その後、ゲート電極２８を形成し（図２（ｃ））、ソ
ース及びドレイン拡散層２９，３０をイオン注入により
形成する（図２（ｄ））。
は、例えば図３（ｄ）に示すようなものが知られている
。この高耐圧ＭＯＳトランジスタは、いわゆるオフセッ
トＬＯＣＯＳドレイン型と呼ばれるもので、第１導電型
例えばＮ型のシリコン基板２４の一主面にＬＯＣＯＳ（
選択酸化）による酸化層（以下ＬＯＣＯＳ酸化層という
）２０を挟んで第２導電型例えばＰ型のソース拡散層３
０及びドレイン拡散層２９を形成し、このドレイン拡散
層２９よりＬＯＣＯＳ酸化層２０下に延びる低濃度（Ｐ
− ）の第１の電界緩和拡散層２１と、ドレイン拡散層
２９の下面に接し第１の電界緩和拡散層２１に跨る第１
の電界緩和拡散層２１より低濃度（Ｐ−−）の第２の電
界緩和拡散層２２とを形成し、ソース拡散層３０及びＬ
ＯＣＯＳ酸化層２０間の基板上にゲート絶縁膜３１を介
してゲート電極２８を形成して構成される。この構成で
は、ドレイン領域２９における電界集中を、ＬＯＣＯＳ
酸化層２０の下部に形成したＰ− の濃度を有する第１
の電界緩和拡散層２１とＰ−−の濃度を有する第２の電
界緩和拡散層２２が空乏化することにより緩和するよう
にしている。かかるＭＯＳトランジスタは、概ね次のよ
うにして作製する。すなわち、まず、ＳｉＯ２ 膜２３
が形成されたＮ型のシリコン基板２４にＳｉＮ膜からな
るＬＯＣＯＳ酸化用のマスク２５を用い例えばボロンの
イオン注入により第１の電界緩和拡散層２１を形成する
。次いでレジストマスク２６を形成し、ボロンのイオン
注入により第２の電界緩和拡散層２２を形成する（図２
（ａ））。この場合、ボロンイオン２７の入射角は７°
である。次に、ＬＯＣＯＳ酸化を行ってＬＯＣＯＳ酸化
層２０を形成し、マスク２５を剥離した後に、ゲート酸
化を行ってゲート絶縁膜３１を形成する（図２（ｂ））
。その後、ゲート電極２８を形成し（図２（ｃ））、ソ
ース及びドレイン拡散層２９，３０をイオン注入により
形成する（図２（ｄ））。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
従来例の場合、第１の電界緩和拡散層２１と第２の電界
緩和拡散層２２との境目のＰＮ接合部、即ち図２（ｄ）
の部分ａにおいてドレイン電界が集中するためその部分
ａの耐電圧でＭＯＳトランジスタの耐電圧が決ってしま
うという問題があった。本発明は、従来例のかかる点に
鑑みてなされたもので、その目的とするところは、ドレ
イン領域における電界集中をより緩和して耐電圧の一層
の向上を図ることができる半導体装置を提供することに
ある。
従来例の場合、第１の電界緩和拡散層２１と第２の電界
緩和拡散層２２との境目のＰＮ接合部、即ち図２（ｄ）
の部分ａにおいてドレイン電界が集中するためその部分
ａの耐電圧でＭＯＳトランジスタの耐電圧が決ってしま
うという問題があった。本発明は、従来例のかかる点に
鑑みてなされたもので、その目的とするところは、ドレ
イン領域における電界集中をより緩和して耐電圧の一層
の向上を図ることができる半導体装置を提供することに
ある。
【０００４】
【課題を解決するための手段】本発明は、例えば図１に
示すように、ドレイン拡散層２と、このドレイン拡散層
２を囲んで接する第１の電界緩和拡散層８と、この第１
の電界緩和拡散層８より低い濃度を有し、上述のドレイ
ン拡散層２の下部を覆うとともに第１の電界緩和拡散層
８の下部に重なるように形成された第２の電界緩和拡散
層９とを備えた高耐圧トランジスタ用の半導体装置にお
いて、第１の電界緩和拡散層８と第２の電界緩和拡散層
９との接合部Ａを包含して、第２の電界緩和拡散層９よ
り濃度の低い第３の電界緩和拡散層１０を形成したもの
である。
示すように、ドレイン拡散層２と、このドレイン拡散層
２を囲んで接する第１の電界緩和拡散層８と、この第１
の電界緩和拡散層８より低い濃度を有し、上述のドレイ
ン拡散層２の下部を覆うとともに第１の電界緩和拡散層
８の下部に重なるように形成された第２の電界緩和拡散
層９とを備えた高耐圧トランジスタ用の半導体装置にお
いて、第１の電界緩和拡散層８と第２の電界緩和拡散層
９との接合部Ａを包含して、第２の電界緩和拡散層９よ
り濃度の低い第３の電界緩和拡散層１０を形成したもの
である。
【０００５】
【作用】かかる構成を有する本発明にあっては、第１の
電界緩和拡散層８と第２の電界緩和拡散層９との接合部
Ａを包含して第２の電界緩和拡散層９より濃度の低い第
３の電界緩和拡散層１０を形成したことから、この第３
の電界緩和拡散層１０において形成される空乏層によっ
て上述の接合部Ａにおける電界集中が緩和される。
電界緩和拡散層８と第２の電界緩和拡散層９との接合部
Ａを包含して第２の電界緩和拡散層９より濃度の低い第
３の電界緩和拡散層１０を形成したことから、この第３
の電界緩和拡散層１０において形成される空乏層によっ
て上述の接合部Ａにおける電界集中が緩和される。
【０００６】
【実施例】以下、本発明に係る高耐圧ＭＯＳトランジス
タの実施例を図面を参照して説明する。
タの実施例を図面を参照して説明する。
【０００７】図１は本実施例の要部を示す断面図である
。同図に示すように、第１導電型例えばＮ型シリコン基
板１の一主面にＬＯＣＯＳ酸化層３を挟んで第２導電型
すなわちＰ型のソース拡散層５及びドレイン拡散層２が
２つ形成される。ＬＯＣＯＳ酸化層３の下部には、ドレ
イン拡散層２に接してこれを囲むように例えばボロンイ
オン注入によってドレイン拡散層２より低濃度（Ｐ−
）の第１の電界緩和拡散層８が形成され、また、ドレイ
ン拡散層２の下部から第１の電界緩和拡散層８の下部に
わたって第１の電界緩和拡散層８より低濃度（Ｐ−−）
の第２の電界緩和拡散層９が重なって形成されている。 この場合、第１の電界緩和拡散層８はそのソース拡散層
５側の先端が基板１の表面に至らず基板表面の手前で終
わるように形成される。
。同図に示すように、第１導電型例えばＮ型シリコン基
板１の一主面にＬＯＣＯＳ酸化層３を挟んで第２導電型
すなわちＰ型のソース拡散層５及びドレイン拡散層２が
２つ形成される。ＬＯＣＯＳ酸化層３の下部には、ドレ
イン拡散層２に接してこれを囲むように例えばボロンイ
オン注入によってドレイン拡散層２より低濃度（Ｐ−
）の第１の電界緩和拡散層８が形成され、また、ドレイ
ン拡散層２の下部から第１の電界緩和拡散層８の下部に
わたって第１の電界緩和拡散層８より低濃度（Ｐ−−）
の第２の電界緩和拡散層９が重なって形成されている。 この場合、第１の電界緩和拡散層８はそのソース拡散層
５側の先端が基板１の表面に至らず基板表面の手前で終
わるように形成される。
【０００８】さらに、本実施例においては、段階状に形
成された第１の電界緩和拡散層８と第２の電界緩和拡散
層９との境目のＰＮ接合部、即ち図１の部分Ａに、後述
の方法によって第２の電界緩和拡散層９よりも低濃度（
Ｐ−−− ）の第３の電界緩和拡散層１０が形成されて
いる。そして、ソース拡散層５と第１の電界緩和拡散層
８上のＬＯＣＯＳ酸化層３との間の基板表面にＳｉＯ２
等によるゲート絶縁膜７を介してゲート電極６が形成
され、所謂オフセットＬＯＣＯＳドレイン型の高耐圧Ｍ
ＯＳトランジスタが形成される。尚、図示はしないがソ
ース拡散層５及びドレイン拡散層２には、それぞれソー
ス電極及びドレイン電極が形成されている。
成された第１の電界緩和拡散層８と第２の電界緩和拡散
層９との境目のＰＮ接合部、即ち図１の部分Ａに、後述
の方法によって第２の電界緩和拡散層９よりも低濃度（
Ｐ−−− ）の第３の電界緩和拡散層１０が形成されて
いる。そして、ソース拡散層５と第１の電界緩和拡散層
８上のＬＯＣＯＳ酸化層３との間の基板表面にＳｉＯ２
等によるゲート絶縁膜７を介してゲート電極６が形成
され、所謂オフセットＬＯＣＯＳドレイン型の高耐圧Ｍ
ＯＳトランジスタが形成される。尚、図示はしないがソ
ース拡散層５及びドレイン拡散層２には、それぞれソー
ス電極及びドレイン電極が形成されている。
【０００９】次に、本実施例の製造方法について説明す
る。まず、図２（ａ）に示すように、Ｎ型のシリコン基
板１の一主面上にＳｉＯ２ 膜１１を介してＳｉＮ膜か
らなる所定パターンのＬＯＣＯＳ酸化用のマスク１２を
形成し、このマスク１２を用い例えばボロンのイオン注
入により第１の電界緩和拡散層８を形成する。この第１
の電界緩和拡散層８は、基板１の他の領域のＬＯＣＯＳ
酸化層下に形成されるＮチャンネルストップ領域となる
Ｐ− 領域と同時に形成することができる。次いで、ド
レイン拡散層２が形成される領域上のマスク１２を含む
領域を除いてレジストマスク１３を形成し、同時にボロ
ンのイオン注入により第２の電界緩和拡散層９を形成す
る。 この場合、ボロンイオンＢの入射角は７°である。
る。まず、図２（ａ）に示すように、Ｎ型のシリコン基
板１の一主面上にＳｉＯ２ 膜１１を介してＳｉＮ膜か
らなる所定パターンのＬＯＣＯＳ酸化用のマスク１２を
形成し、このマスク１２を用い例えばボロンのイオン注
入により第１の電界緩和拡散層８を形成する。この第１
の電界緩和拡散層８は、基板１の他の領域のＬＯＣＯＳ
酸化層下に形成されるＮチャンネルストップ領域となる
Ｐ− 領域と同時に形成することができる。次いで、ド
レイン拡散層２が形成される領域上のマスク１２を含む
領域を除いてレジストマスク１３を形成し、同時にボロ
ンのイオン注入により第２の電界緩和拡散層９を形成す
る。 この場合、ボロンイオンＢの入射角は７°である。
【００１０】次に、図２（ｂ）に示すように、レジスト
マスク１３を残したままボロンのイオン注入により上述
した第３の電界緩和拡散層１０を形成する。すなわち、
イオン入射角を４５°〜６０°と大きくし、さらに高い
エネルギーでイオン注入を行い、第１の電界緩和拡散層
８と第２の電界緩和拡散層９との接合部Ａを包含するよ
うにする。
マスク１３を残したままボロンのイオン注入により上述
した第３の電界緩和拡散層１０を形成する。すなわち、
イオン入射角を４５°〜６０°と大きくし、さらに高い
エネルギーでイオン注入を行い、第１の電界緩和拡散層
８と第２の電界緩和拡散層９との接合部Ａを包含するよ
うにする。
【００１１】その後、図２（ｃ）に示すように、ＬＯＣ
ＯＳ酸化を行ってＬＯＣＯＳ酸化層３を形成し、ＳｉＮ
膜によるマスク１２を剥離した後に、ゲート酸化を行っ
てゲート絶縁膜１４を形成する。
ＯＳ酸化を行ってＬＯＣＯＳ酸化層３を形成し、ＳｉＮ
膜によるマスク１２を剥離した後に、ゲート酸化を行っ
てゲート絶縁膜１４を形成する。
【００１２】さらに、図２（ｄ）及び（ｅ）に示すよう
に、ゲート絶縁膜１４上にゲート電極６を形成した後に
、Ｎ型不純物のイオン注入によりソース拡散層５及びド
レイン拡散層２を形成し、目的のオフセットＬＯＣＯＳ
ドレイン型の高耐圧トランジスタを得る。
に、ゲート絶縁膜１４上にゲート電極６を形成した後に
、Ｎ型不純物のイオン注入によりソース拡散層５及びド
レイン拡散層２を形成し、目的のオフセットＬＯＣＯＳ
ドレイン型の高耐圧トランジスタを得る。
【００１３】以上述べたように本実施例にあっては、第
１の電界緩和拡散層８と第２の電界緩和拡散層９との接
合部Ａを包含するように第２の電界緩和拡散層９より濃
度の低い第３の電界緩和拡散層１０を形成したことから
、接合部Ａにおけるドレイン電界の集中が緩和され、こ
の結果、耐電圧の向上を図ることができる。
１の電界緩和拡散層８と第２の電界緩和拡散層９との接
合部Ａを包含するように第２の電界緩和拡散層９より濃
度の低い第３の電界緩和拡散層１０を形成したことから
、接合部Ａにおけるドレイン電界の集中が緩和され、こ
の結果、耐電圧の向上を図ることができる。
【００１４】尚、上述の実施例においては、第２の電界
緩和拡散層より濃度の低い第３の電界緩和拡散層を１種
類のみ形成するようにしたが、本発明はこれに限られる
ことはなく、第１の電界緩和拡散層との境目に順次濃度
の低い第３の電界緩和拡散層を複数形成し、濃度勾配を
なだらかにすれば、一層の高耐圧化を図ることができる
。
緩和拡散層より濃度の低い第３の電界緩和拡散層を１種
類のみ形成するようにしたが、本発明はこれに限られる
ことはなく、第１の電界緩和拡散層との境目に順次濃度
の低い第３の電界緩和拡散層を複数形成し、濃度勾配を
なだらかにすれば、一層の高耐圧化を図ることができる
。
【００１５】
【発明の効果】以上述べたように本発明にあっては、第
１の電界緩和拡散層と第２の電界緩和拡散層との接合部
を包含するように第２の電界緩和拡散層より濃度の低い
第３の電界緩和拡散層を形成したことから、この部分の
ドレイン電界の集中を緩和して耐電圧の向上を図ること
ができる。また、第３の電界緩和拡散層を形成したこと
により、接合容量がさらに小さくなり、高速化に有利に
なるという効果もある。
１の電界緩和拡散層と第２の電界緩和拡散層との接合部
を包含するように第２の電界緩和拡散層より濃度の低い
第３の電界緩和拡散層を形成したことから、この部分の
ドレイン電界の集中を緩和して耐電圧の向上を図ること
ができる。また、第３の電界緩和拡散層を形成したこと
により、接合容量がさらに小さくなり、高速化に有利に
なるという効果もある。
【図１】本発明に係る半導体装置の実施例の要部断面図
である。
である。
【図２】同実施例の製造方法を示す断面説明図である。
【図３】従来例の構成及び製造方法を示す断面説明図で
ある。
ある。
２ ドレイン拡散層
５ ソース拡散層
８ 第１の電界緩和拡散層
９ 第２の電界緩和拡散層
１０ 第３の電界緩和拡散層
Claims (1)
- 【請求項１】 ドレイン拡散層と、該ドレイン拡散層
を囲んで接する第１の電界緩和拡散層と、該第１の電界
緩和拡散層より低い濃度を有し、上記ドレイン拡散層の
下部を覆うとともに第１の電界緩和拡散層の下部に重な
るように形成された第２の電界緩和拡散層とを備えた高
耐圧用の半導体装置において、上記第１の電界緩和拡散
層と上記第２の電界緩和拡散層との接合部を包含して上
記第２の電界緩和拡散層より濃度の低い第３の電界緩和
拡散層を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13125991A JPH04356965A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13125991A JPH04356965A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04356965A true JPH04356965A (ja) | 1992-12-10 |
Family
ID=15053739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13125991A Pending JPH04356965A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04356965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227747A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2009164651A (ja) * | 2009-04-24 | 2009-07-23 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2017183544A (ja) * | 2016-03-30 | 2017-10-05 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-06-03 JP JP13125991A patent/JPH04356965A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227747A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2009164651A (ja) * | 2009-04-24 | 2009-07-23 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2017183544A (ja) * | 2016-03-30 | 2017-10-05 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
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