JP2948256B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【発明の詳細な説明】 ［概要］ トンネル酸化膜を形成してなる電気的書換え可能型不
揮発性メモリセルを設けると共に、該電気的書換え可能
型不揮発性メモリセルを構成する不純物拡散層中、前記
トンネル酸化膜下方の不純物拡散層部分を他の不純物拡
散層部分よりも深く形成してなる半導体記憶装置の製造
方法に関し、 製造工程数の増加を招くことなく、入出力保護回路を
構成する絶縁ゲート型電界効果トランジスタの高耐圧構
造化を図ることを目的とし、 前記トンネル酸化膜下方の不純物拡散層部分を形成す
るための不純物イオンの注入時、前記入出力保護回路を
構成する絶縁ゲート型電界効果トランジスタの不純物拡
散層中、電流入力路をなす不純物拡散層を形成すべき領
域にも同時に前記不純物イオンの注入を行いに、深い不
純物拡散層部分を形成する。
揮発性メモリセルを設けると共に、該電気的書換え可能
型不揮発性メモリセルを構成する不純物拡散層中、前記
トンネル酸化膜下方の不純物拡散層部分を他の不純物拡
散層部分よりも深く形成してなる半導体記憶装置の製造
方法に関し、 製造工程数の増加を招くことなく、入出力保護回路を
構成する絶縁ゲート型電界効果トランジスタの高耐圧構
造化を図ることを目的とし、 前記トンネル酸化膜下方の不純物拡散層部分を形成す
るための不純物イオンの注入時、前記入出力保護回路を
構成する絶縁ゲート型電界効果トランジスタの不純物拡
散層中、電流入力路をなす不純物拡散層を形成すべき領
域にも同時に前記不純物イオンの注入を行いに、深い不
純物拡散層部分を形成する。
［産業上の利用分野］ 本発明は、半導体記憶装置の製造方法、より詳しく
は、トンネル絶縁膜、例えばトンネル酸化膜（tunnel o
xide）を形成してなる電気的書換え可能型不揮発性メモ
リセル、いわゆるEEPROM（electrically erasable and
programmable read only memory）セルを設けてなる半
導体記憶装置、いわゆるEEPROMの製造方法に関する。
は、トンネル絶縁膜、例えばトンネル酸化膜（tunnel o
xide）を形成してなる電気的書換え可能型不揮発性メモ
リセル、いわゆるEEPROM（electrically erasable and
programmable read only memory）セルを設けてなる半
導体記憶装置、いわゆるEEPROMの製造方法に関する。
一般に、かかるEEPROMにおいても、他の半導体集積回
路装置の場合と同様に、入出力端子に印加される静電気
等による高電圧から内部回路を保護するために入力保護
回路及び出力保護回路が設けられる。
路装置の場合と同様に、入出力端子に印加される静電気
等による高電圧から内部回路を保護するために入力保護
回路及び出力保護回路が設けられる。
［従来の技術］ 従来、EEPROMとして、第３図にその要部断面図を示す
ようなものが提案されている。
ようなものが提案されている。
図中、１はｐ型シリコン基板、２はフィールド酸化
膜、３はメモリセルを構成するEEPROMセル、４は入力保
護回路を構成するｎチャネル絶縁ゲート型電界効果トラ
ンジスタ（以下、nMOSトランジスタという）であって、
EEPROMセル３は、n++拡散層5A及びn+拡散層5Bからなる
ドレイン領域５と、同じくn+拡散層からなるソース領域
６と、ゲート酸化膜（SiO2膜）７と、トンネル酸化膜
（SiO2膜）８と、ポリシリコンからなるフローティング
ゲート９と、同じくポリシリコンからなるコントロール
ゲート10を設けて構成されている。なお、11、12はSiO2
膜からなる絶縁膜、13、14はAl（アルミニウム）配線で
ある。ここに、トンネル酸化膜８下方のn++拡散層5A
は、n+拡散層5Bよりも深く、かつ、そのｎ型不純物濃度
を濃く形成されている部分であるが、これは書込み（フ
ローティングゲート９に対する電子の蓄積）の完全化を
図るためである。
膜、３はメモリセルを構成するEEPROMセル、４は入力保
護回路を構成するｎチャネル絶縁ゲート型電界効果トラ
ンジスタ（以下、nMOSトランジスタという）であって、
EEPROMセル３は、n++拡散層5A及びn+拡散層5Bからなる
ドレイン領域５と、同じくn+拡散層からなるソース領域
６と、ゲート酸化膜（SiO2膜）７と、トンネル酸化膜
（SiO2膜）８と、ポリシリコンからなるフローティング
ゲート９と、同じくポリシリコンからなるコントロール
ゲート10を設けて構成されている。なお、11、12はSiO2
膜からなる絶縁膜、13、14はAl（アルミニウム）配線で
ある。ここに、トンネル酸化膜８下方のn++拡散層5A
は、n+拡散層5Bよりも深く、かつ、そのｎ型不純物濃度
を濃く形成されている部分であるが、これは書込み（フ
ローティングゲート９に対する電子の蓄積）の完全化を
図るためである。
また、nMOSトランジスタ４は、n+拡散層からなるドレ
イン領域15と、同じくn+拡散層からなるソース領域16
と、ゲート酸化膜（SiO2膜）17と、ポリシリコンからな
るゲート18を設けて構成されている。なお、19はSiO2膜
からなる絶縁膜、20、21はAl配線である。ここに、nMOS
トランジスタ４は、そのドレイン領域15をAl配線20を介
して信号入力端子22に接続され、そのゲート18及びソー
ス領域16をAl配線21を介して接地されている。第４図及
び第５図はそれぞれnMOSトランジスタ４からなる入力保
護回路を示す平面図及び回路図であって、23はコンタク
トホール、24は内部回路を示している。
イン領域15と、同じくn+拡散層からなるソース領域16
と、ゲート酸化膜（SiO2膜）17と、ポリシリコンからな
るゲート18を設けて構成されている。なお、19はSiO2膜
からなる絶縁膜、20、21はAl配線である。ここに、nMOS
トランジスタ４は、そのドレイン領域15をAl配線20を介
して信号入力端子22に接続され、そのゲート18及びソー
ス領域16をAl配線21を介して接地されている。第４図及
び第５図はそれぞれnMOSトランジスタ４からなる入力保
護回路を示す平面図及び回路図であって、23はコンタク
トホール、24は内部回路を示している。
かかるEEPROMは、次のようにして製造される。
まず、第６図Ａに示すように、ｐ型シリコン基板１を
用意し、フィールド酸化膜２及びゲート酸化膜７、17を
順に形成した後、ゲート酸化膜７中、トンネル酸化膜８
を形成すべき部分に開口25を形成し、トンネル酸化膜８
を熱酸化により形成する。
用意し、フィールド酸化膜２及びゲート酸化膜７、17を
順に形成した後、ゲート酸化膜７中、トンネル酸化膜８
を形成すべき部分に開口25を形成し、トンネル酸化膜８
を熱酸化により形成する。
次に、第６図Ｂに示すように、フローティングゲート
形成用のポリシリコン層26の形成、レジスト27の塗布を
順に行い、トンネル酸化膜８を含む部分に開口28を形成
し、ｎ型不純物、例えばヒ素Asをソース領域６、ドレイ
ン領域15、ソース領域16等を形成する場合に比較して高
濃度に、かつ、深い範囲にわたってイオン注入し、n++
拡散層5Aを形成する。
形成用のポリシリコン層26の形成、レジスト27の塗布を
順に行い、トンネル酸化膜８を含む部分に開口28を形成
し、ｎ型不純物、例えばヒ素Asをソース領域６、ドレイ
ン領域15、ソース領域16等を形成する場合に比較して高
濃度に、かつ、深い範囲にわたってイオン注入し、n++
拡散層5Aを形成する。
次に、第６図Ｃに示すように、フローティングゲート
９、コントロールゲート10、絶縁膜11、nMOSトランジス
タ４のゲート18及び絶縁膜19を形成した後、ｎ型不純
物、例えばヒ素Asをイオン注入し、n++拡散層5A及びn+
拡散層5Bからなるドレイン領域５、n+拡散層からなるソ
ース領域６、n+拡散層からなるドレイン領域15、n+拡散
層からなるソース領域16を形成する。
９、コントロールゲート10、絶縁膜11、nMOSトランジス
タ４のゲート18及び絶縁膜19を形成した後、ｎ型不純
物、例えばヒ素Asをイオン注入し、n++拡散層5A及びn+
拡散層5Bからなるドレイン領域５、n+拡散層からなるソ
ース領域６、n+拡散層からなるドレイン領域15、n+拡散
層からなるソース領域16を形成する。
次に、第３図に示すように、絶縁層12を形成した後、
コンタクトホールを形成し、Al配線13、14、20、21を形
成する。ここに、nMOSトランジスタ４による入力保護回
路を設けてなるEEPROMを得ることができる。
コンタクトホールを形成し、Al配線13、14、20、21を形
成する。ここに、nMOSトランジスタ４による入力保護回
路を設けてなるEEPROMを得ることができる。
このように構成されたEEPROMにおいては、信号入力端
子22に静電気等によって５［Ｖ］以上の電圧が加わる
と、nMOSトランジスタ４のドレイン領域15側のゲート電
極直下のジャンクション（接合）がブレイクダウンし、
電流がｐ型シリコン基板１に流れ込むので、内部回路24
に電流が流れることを防止し、内部回路24を保護するこ
とができる。
子22に静電気等によって５［Ｖ］以上の電圧が加わる
と、nMOSトランジスタ４のドレイン領域15側のゲート電
極直下のジャンクション（接合）がブレイクダウンし、
電流がｐ型シリコン基板１に流れ込むので、内部回路24
に電流が流れることを防止し、内部回路24を保護するこ
とができる。
［発明が解決しようとする課題］ しかしながら、かかる従来のEEPROMにおいては、nMOS
トランジスタ４のドレイン領域15は浅く形成されている
ので、信号入力端子22に高電圧が印加された場合、第７
図に示すように、Al配線20のドレイン領域15との接合部
分のアルミニウムが融解し、ドレイン領域15を突き抜け
て、ドレイン領域15とｐ型シリコン基板１との間のpn接
合を破壊してしまう場合があるという問題点があった。
この場合、ドレイン領域15を深く形成することによっ
て、かかる問題点を解消することができるが、他方にお
いて、スループットの低下、価格の上昇を避けるため、
製造工程数を増加させないことが必要となる。なお、出
力保護回路についても同様のことがいえる。
トランジスタ４のドレイン領域15は浅く形成されている
ので、信号入力端子22に高電圧が印加された場合、第７
図に示すように、Al配線20のドレイン領域15との接合部
分のアルミニウムが融解し、ドレイン領域15を突き抜け
て、ドレイン領域15とｐ型シリコン基板１との間のpn接
合を破壊してしまう場合があるという問題点があった。
この場合、ドレイン領域15を深く形成することによっ
て、かかる問題点を解消することができるが、他方にお
いて、スループットの低下、価格の上昇を避けるため、
製造工程数を増加させないことが必要となる。なお、出
力保護回路についても同様のことがいえる。
本発明は、かかる点に鑑み、製造工程数の増加を招く
ことなく、入出力保護回路を構成するMOSトランジスタ
の高耐圧構造化を図ることができるようにしたEEPROMの
製造方法を提供することを目的とする。
ことなく、入出力保護回路を構成するMOSトランジスタ
の高耐圧構造化を図ることができるようにしたEEPROMの
製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明によるEEPROMの製造方法は、トンネル絶縁膜を
有してなるEEPROMセルを設けると共に、このEEPROMセル
を構成する不純物拡散層中、トンネル絶縁膜下方の不純
物拡散層部分を他の不純物拡散層部分よりも深く形成し
てなるEEPROMの製造方法において、トンネル絶縁膜下方
の不純物拡散層部分を形成するための不純物イオンの注
入時、入出力保護回路を構成するMOSトランジスタの不
純物拡散層中、電流入力路をなす不純物拡散層を形成す
べき領域にも時に不純物イオンの注入を行い、深い不純
物拡散層部分を形成する、というものである。
有してなるEEPROMセルを設けると共に、このEEPROMセル
を構成する不純物拡散層中、トンネル絶縁膜下方の不純
物拡散層部分を他の不純物拡散層部分よりも深く形成し
てなるEEPROMの製造方法において、トンネル絶縁膜下方
の不純物拡散層部分を形成するための不純物イオンの注
入時、入出力保護回路を構成するMOSトランジスタの不
純物拡散層中、電流入力路をなす不純物拡散層を形成す
べき領域にも時に不純物イオンの注入を行い、深い不純
物拡散層部分を形成する、というものである。
［作用］ かかる本発明によれば、入出力保護回路を構成するMO
Sトランジスタの不純物拡散層中、電流入力路をなす不
純物拡散層を形成すべき領域にも深い不純物拡散層部分
が形成される。この結果、入出力保護回路を構成するMO
Sトランジスタの耐圧を高めることができる。
Sトランジスタの不純物拡散層中、電流入力路をなす不
純物拡散層を形成すべき領域にも深い不純物拡散層部分
が形成される。この結果、入出力保護回路を構成するMO
Sトランジスタの耐圧を高めることができる。
しかも、本発明によれば、この深い不純物拡散層部分
は、トンネル絶縁膜の下方の不純物拡散層部分を形成す
る際に同時に形成される。この結果、製造工程数の増加
を招くこともない。
は、トンネル絶縁膜の下方の不純物拡散層部分を形成す
る際に同時に形成される。この結果、製造工程数の増加
を招くこともない。
［実施例］ 以下、第１図及び第２図を参照して、本発明の一実施
例につき説明する。なお、これら第１図及び第２図にお
いて、第３図〜第７図に対応する部分には同一符号を付
している。
例につき説明する。なお、これら第１図及び第２図にお
いて、第３図〜第７図に対応する部分には同一符号を付
している。
本実施例においては、まず、第１図Ａに示すように、
ｐ型シリコン基板１を用意し、フィールド酸化膜２及び
ゲート酸化膜７、17を順に形成した後、ゲート酸化膜７
中、トンネル酸化膜８を形成すべき部分に開口25を形成
し、トンネル酸化膜８を熱酸化により形成する。
ｐ型シリコン基板１を用意し、フィールド酸化膜２及び
ゲート酸化膜７、17を順に形成した後、ゲート酸化膜７
中、トンネル酸化膜８を形成すべき部分に開口25を形成
し、トンネル酸化膜８を熱酸化により形成する。
次に、第１図Ｂに示すように、フローティングゲート
形成用ポリシリコン層26の形成、レジスト27の塗布を順
に行い、トンネル酸化膜８を含む部分及びnMOSトランジ
スタ４のドレイン領域15を形成すべき部分にそれぞれ開
口28及び29を形成し、ｎ型不純物、例えばヒ素Asをソー
ス領域６、16等を形成する場合に比較して高濃度に、か
つ、深い範囲にわたってイオン注入し、n++拡散層5A、1
5Aを形成する。
形成用ポリシリコン層26の形成、レジスト27の塗布を順
に行い、トンネル酸化膜８を含む部分及びnMOSトランジ
スタ４のドレイン領域15を形成すべき部分にそれぞれ開
口28及び29を形成し、ｎ型不純物、例えばヒ素Asをソー
ス領域６、16等を形成する場合に比較して高濃度に、か
つ、深い範囲にわたってイオン注入し、n++拡散層5A、1
5Aを形成する。
次に、第１図Ｃに示すように、フローティングゲート
９、コントロールゲート10、絶縁膜11、nMOSトランジス
タ４のゲート18及び絶縁膜19を形成した後、ｎ型不純
物、例えばヒ素Asをイオン注入し、n++拡散層5A及びn+
拡散層5Bからなるドレイン領域５、n+拡散層からなるソ
ース領域６、n++拡散層15A及びn+拡散層15Bからなるド
レイン領域15、n+拡散層からなるソース領域16を形成す
る。
９、コントロールゲート10、絶縁膜11、nMOSトランジス
タ４のゲート18及び絶縁膜19を形成した後、ｎ型不純
物、例えばヒ素Asをイオン注入し、n++拡散層5A及びn+
拡散層5Bからなるドレイン領域５、n+拡散層からなるソ
ース領域６、n++拡散層15A及びn+拡散層15Bからなるド
レイン領域15、n+拡散層からなるソース領域16を形成す
る。
次に、第１図Ｄに示すように、絶縁層12を形成した
後、コンタクトホールを形成し、Al配線13、14、20、21
を形成する。ここに、nMOSトランジスタ４による入力保
護回路を設けてなるEEPROMを得ることができる。
後、コンタクトホールを形成し、Al配線13、14、20、21
を形成する。ここに、nMOSトランジスタ４による入力保
護回路を設けてなるEEPROMを得ることができる。
かかる本実施例によれば、入力保護回路を構成するnM
OSトランジスタ４のドレイン領域15に深いn++拡散層15A
が形成されるので、高電圧の印加により、Al配線20のド
レイン領域５との接合部分のアルミニウムが融解したと
しても、第２図に示すようにドレイン領域15の突き抜け
を回避し、ドレイン領域15とｐ型シリコン基板１との間
のpn接合の破壊を防止することができる。
OSトランジスタ４のドレイン領域15に深いn++拡散層15A
が形成されるので、高電圧の印加により、Al配線20のド
レイン領域５との接合部分のアルミニウムが融解したと
しても、第２図に示すようにドレイン領域15の突き抜け
を回避し、ドレイン領域15とｐ型シリコン基板１との間
のpn接合の破壊を防止することができる。
しかも、本実施例によれば、n++拡散層15Aは、トンネ
ル酸化膜８の下方のn+拡散層5Aを形成する場合に同時に
形成される。したがって、第３図従来例のEEPROMを形成
する場合に必要とされる工程数と同数の工程でEEPROMを
製造することができる。
ル酸化膜８の下方のn+拡散層5Aを形成する場合に同時に
形成される。したがって、第３図従来例のEEPROMを形成
する場合に必要とされる工程数と同数の工程でEEPROMを
製造することができる。
このように、本実施例によれば、製造工程数の増加を
招くことなく、入力保護回路を構成するnMOSトランジス
タ４の高耐圧構造化を図ることができる。なお、同様に
して出力保護回路を構成するnMOSトランジスタの高耐圧
構造化を図ることもできる。
招くことなく、入力保護回路を構成するnMOSトランジス
タ４の高耐圧構造化を図ることができる。なお、同様に
して出力保護回路を構成するnMOSトランジスタの高耐圧
構造化を図ることもできる。
［発明の効果］ 以上のように、本発明によれば、トンネル絶縁膜下方
の不純物拡散層部分を形成するための不純物イオンの注
入時、入出力保護回路を構成するMOSトランジスタの不
純物拡散層中、電流入力路をなす不純物拡散層を形成す
べき領域にも同時に不純物イオンの注入を行い、深い不
純物拡散層部分を形成するという製造方法を採用してい
るので、製造工程数の増加を招くことなく、入出力保護
回路を構成するMOSトランジスタの高耐圧構造化を図る
ことができる。
の不純物拡散層部分を形成するための不純物イオンの注
入時、入出力保護回路を構成するMOSトランジスタの不
純物拡散層中、電流入力路をなす不純物拡散層を形成す
べき領域にも同時に不純物イオンの注入を行い、深い不
純物拡散層部分を形成するという製造方法を採用してい
るので、製造工程数の増加を招くことなく、入出力保護
回路を構成するMOSトランジスタの高耐圧構造化を図る
ことができる。
第１図Ａ〜Ｄは本発明の一実施例によるEEPROMの製造方
法を示す断面図、 第２図は本発明の一実施例の効果を説明するための断面
図、 第３図は従来のEEPROMの一例の要部を示す断面図、 第４図はnMOSトランジスタからなる入力保護回路を示す
平面図、 第５図はnMOSトランジスタからなる入力保護回路を示す
回路図 第６図Ａ〜Ｃは第３図従来のEEPROMの製造方法を示す断
面図、 第７図は第３図従来例のEEPROMが有する問題点を説明す
るための断面図である。 ３……EEPROMセル ４……nMOSトランジスタ ５……EEPROMセルのドレイン領域 ６……EEPROMセルのソース領域 15……nMOSトランジスタのドレイン領域 16……nMOSトランジスタのソース領域
法を示す断面図、 第２図は本発明の一実施例の効果を説明するための断面
図、 第３図は従来のEEPROMの一例の要部を示す断面図、 第４図はnMOSトランジスタからなる入力保護回路を示す
平面図、 第５図はnMOSトランジスタからなる入力保護回路を示す
回路図 第６図Ａ〜Ｃは第３図従来のEEPROMの製造方法を示す断
面図、 第７図は第３図従来例のEEPROMが有する問題点を説明す
るための断面図である。 ３……EEPROMセル ４……nMOSトランジスタ ５……EEPROMセルのドレイン領域 ６……EEPROMセルのソース領域 15……nMOSトランジスタのドレイン領域 16……nMOSトランジスタのソース領域
フロントページの続き (56)参考文献 特開 昭62−25458（ＪＰ，Ａ) 特開 昭64−68973（ＪＰ，Ａ) 特開 昭63−306671（ＪＰ，Ａ) 特開 昭57−155771（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247 H01L 27/10 - 27/115 H01L 21/8239 - 21/8247
Claims (1)
- 【請求項１】トンネル絶縁膜を有してなる電気的書換え
可能型不揮発性メモリセルを設けると共に、該電気的書
換え可能型不揮発性メモリセルを構成する不純物拡散層
中、前記トンネル絶縁膜下方の不純物拡散層部分を他の
不純物拡散層部分よりも深く形成してなる半導体記憶装
置の製造方法において、 前記トンネル絶縁膜下方の不純物拡散層部分を形成する
ための不純物イオンの注入時、入出力保護回路を構成す
る絶縁ゲート型電界効果トランジスタの不純物拡散層
中、電流入力路をなす不純物拡散層を形成すべき領域に
も同時に前記不純物イオンの注入を行い、深い不純物拡
散層部分を形成することを特徴とする半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070665A JP2948256B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070665A JP2948256B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270176A JPH03270176A (ja) | 1991-12-02 |
| JP2948256B2 true JP2948256B2 (ja) | 1999-09-13 |
Family
ID=13438189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070665A Expired - Fee Related JP2948256B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2948256B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5276282B2 (ja) * | 2007-06-08 | 2013-08-28 | ローム株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-03-20 JP JP2070665A patent/JP2948256B2/ja not_active Expired - Fee Related
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|---|---|
| JPH03270176A (ja) | 1991-12-02 |
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