JPS6267871A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特に高耐圧のブレーナ型半
導体装置に関する。
導体装置に関する。
一般にブレーナ型の半導体装置は、逆バイアス印加時に
接合の湾曲部に電界集中が生じ、平面接合に比べて耐圧
が低くなることが知られている。
接合の湾曲部に電界集中が生じ、平面接合に比べて耐圧
が低くなることが知られている。
このため高耐圧ブレーナ型半導体装置では、電界集中を
緩和する種々の工夫がなされている。
緩和する種々の工夫がなされている。
第５図はその様な従来のブレーナ型半導体装置の構造例
である。ｎ−型半導体基板３１に選択的にｐ型拡散層３
２が形成され、このｐ型拡散層３２と基板３１の間に逆
バイアスが印加されるようになっている。拡散層３２と
基板３１のなす接合の基板表面に露出する部分およびそ
の外側に絶縁膜３４が形成され、この絶縁１！Ｉ３４上
に所定幅の高抵抗体膜からなる、所謂フィールド・プレ
ート３５が形成されている。フィールド・プレート３５
の一端は拡散層３２の金属電極３Ｇにより拡散層３２と
同電位に設定され、他端は基板３１に形成されたｎ＋型
抵拡散層設けられた金属Ｎ極３７により基板３１の電位
に設定されている。
である。ｎ−型半導体基板３１に選択的にｐ型拡散層３
２が形成され、このｐ型拡散層３２と基板３１の間に逆
バイアスが印加されるようになっている。拡散層３２と
基板３１のなす接合の基板表面に露出する部分およびそ
の外側に絶縁膜３４が形成され、この絶縁１！Ｉ３４上
に所定幅の高抵抗体膜からなる、所謂フィールド・プレ
ート３５が形成されている。フィールド・プレート３５
の一端は拡散層３２の金属電極３Ｇにより拡散層３２と
同電位に設定され、他端は基板３１に形成されたｎ＋型
抵拡散層設けられた金属Ｎ極３７により基板３１の電位
に設定されている。
この様な構造では、ρｎ接合に逆バイアスを印加した時
、高抵抗のフィールド・プレート３５に微少電流が流れ
てその内部に電位勾配が形成される。この結果、基板３
１に伸びる空乏層は第５図に破線で示すようになり、基
板表面部での電界強度が緩和される。これにより、平坦
接合の耐圧の約７０％の耐圧が得られる。
、高抵抗のフィールド・プレート３５に微少電流が流れ
てその内部に電位勾配が形成される。この結果、基板３
１に伸びる空乏層は第５図に破線で示すようになり、基
板表面部での電界強度が緩和される。これにより、平坦
接合の耐圧の約７０％の耐圧が得られる。
しかしながのこの構造の場合、第５図に示すようにｐｎ
接合に沿って基板内部に伸びる空乏層先端に湾曲部３９
が形成され、この湾曲部３９に大きい電界の集中が見ら
れる。このため前述のように、耐圧は平坦接合のそれの
７０％までが限界となっている。
接合に沿って基板内部に伸びる空乏層先端に湾曲部３９
が形成され、この湾曲部３９に大きい電界の集中が見ら
れる。このため前述のように、耐圧は平坦接合のそれの
７０％までが限界となっている。
（発明の目的〕
本発明は上記した点に鑑みなされたもので、従来に比べ
てより高い耐圧を実現したブレーナ型の半導体装置を提
供することを目的とする。
てより高い耐圧を実現したブレーナ型の半導体装置を提
供することを目的とする。
本発明は、前述した抵抗性フィールド・プレートのうち
、ｐｎ接合端から２０〜８０μｍの範囲を実質的に低抵
抗導電体膜により構成したことを特徴とする。
、ｐｎ接合端から２０〜８０μｍの範囲を実質的に低抵
抗導電体膜により構成したことを特徴とする。
本発明によれば、ｐｎ接合端から所定距離の間フィール
ド・プレートによる電位勾配が形成されないようにして
拡散層と同電位を保ち、その外側に電位勾配を形成する
ことによって、拡散層からの空乏層の伸びをなだらかな
ものとして電界の集中を防止することができ、ブレーナ
型半導体装置の高耐圧化を図ることができる。低抵抗導
電体膜とする範囲を２０〜８０μｍに限定するのは、半
導体基板が２０Ω・α以上の場合にこの範囲に設定する
ことにより効果的に耐圧向上が図られるからである。
ド・プレートによる電位勾配が形成されないようにして
拡散層と同電位を保ち、その外側に電位勾配を形成する
ことによって、拡散層からの空乏層の伸びをなだらかな
ものとして電界の集中を防止することができ、ブレーナ
型半導体装置の高耐圧化を図ることができる。低抵抗導
電体膜とする範囲を２０〜８０μｍに限定するのは、半
導体基板が２０Ω・α以上の場合にこの範囲に設定する
ことにより効果的に耐圧向上が図られるからである。
以下本発明の詳細な説明する。
第１図は一実施例の縦型ＭＯ８ＦＥＴである。
これを製造工程に従って説明すると、比抵抗５０Ω・ｃ
ｙｘ程度のｎ−型Ｓｉ基板１（第１半導体層）を用意し
、その表面を酸化してゲート酸化膜１４を形成し、この
上に５０００人程度０多結晶シリコン膜によりゲート電
極１５を形成する。そしてゲート電極１５をマスクとし
てボロンを５μｍ程度拡散してｐ＋型ベース層１２（第
２半導体層）を形成する。次いでゲート電極１５による
窓のなかにソース層および基板領域のコンタクト層形成
のための開口を持つ酸化膜を形成し、Ａｓのイオン注入
と熱処理を行なってｎ＋型のソース層１３およびコンタ
クト層１９を形成する。この後ＣｖＤ酸化膜１６を形成
し、これをベース層１２の接合端部からフィールド領域
を覆うようにバターニングする。そして、Ａ℃膜の蒸着
、バターニングを行なってソース層１３とベース層１２
に同時にコンタクトするソース電極１７．１８およびコ
ンタクト層１９を介して基板にコンタクトする電極２０
を形成する。ここでソース電極１８は絶縁膜１６上でｐ
′″型ペース層１２の接合端部がら所定路１１Ｌ （−
２０〜８０μ７７Ｌ）だけ延在するように形成される。
ｙｘ程度のｎ−型Ｓｉ基板１（第１半導体層）を用意し
、その表面を酸化してゲート酸化膜１４を形成し、この
上に５０００人程度０多結晶シリコン膜によりゲート電
極１５を形成する。そしてゲート電極１５をマスクとし
てボロンを５μｍ程度拡散してｐ＋型ベース層１２（第
２半導体層）を形成する。次いでゲート電極１５による
窓のなかにソース層および基板領域のコンタクト層形成
のための開口を持つ酸化膜を形成し、Ａｓのイオン注入
と熱処理を行なってｎ＋型のソース層１３およびコンタ
クト層１９を形成する。この後ＣｖＤ酸化膜１６を形成
し、これをベース層１２の接合端部からフィールド領域
を覆うようにバターニングする。そして、Ａ℃膜の蒸着
、バターニングを行なってソース層１３とベース層１２
に同時にコンタクトするソース電極１７．１８およびコ
ンタクト層１９を介して基板にコンタクトする電極２０
を形成する。ここでソース電極１８は絶縁膜１６上でｐ
′″型ペース層１２の接合端部がら所定路１１Ｌ （−
２０〜８０μ７７Ｌ）だけ延在するように形成される。
次に基板裏面にＶ−Ｎｉ−Ａｕ膜の蒸着によりドレイン
電憧２２を形成する。最後に基板表面に高抵抗体膜２１
としてアモルファス３ｉ膜を形成し、これを電８ｉ１８
．２０間にまたがるようにバターニングしてフィールド
・プレートを構成する。
電憧２２を形成する。最後に基板表面に高抵抗体膜２１
としてアモルファス３ｉ膜を形成し、これを電８ｉ１８
．２０間にまたがるようにバターニングしてフィールド
・プレートを構成する。
この実施例の場合、ｐ＋型ベース層１２と基板１１間に
逆バイアスを印加した時の基板１１に伸びる空乏層は図
に破線で示すようになり、従来のように曲率半径の小さ
い湾曲部が形成されない。
逆バイアスを印加した時の基板１１に伸びる空乏層は図
に破線で示すようになり、従来のように曲率半径の小さ
い湾曲部が形成されない。
これは、ソースＮ極１８がフィールド領域まで距離りだ
け延在してこの部分が高抵抗体ｌｌ１１２１と共にフィ
ールド・プレートの一部を構成しており、しかもこの部
分は低抵抗であってこの範囲内では電位勾配がないため
である。従ってこの実施例によれば、空乏層の伸びがな
だらかになり、耐圧の大幅な向上が図られる。
け延在してこの部分が高抵抗体ｌｌ１１２１と共にフィ
ールド・プレートの一部を構成しており、しかもこの部
分は低抵抗であってこの範囲内では電位勾配がないため
である。従ってこの実施例によれば、空乏層の伸びがな
だらかになり、耐圧の大幅な向上が図られる。
第４図は上記実施例の構造でソース電極１８をフィール
ド領域上に延在させる距離りを変化させた時のｐ＋型ベ
ース層１２と基板１１間の降伏電圧ＶＢを測定した結果
である。距離５０μｍで降伏電圧は最大値を示している
。基板１１の比抵抗が２０Ω・α以上の場合、Ｌ−２０
〜８０μｍの範囲に設定すれば、従来の構造に比べて耐
圧は２０％以上向上し、平坦接合の耐圧の９０％以上の
耐圧が実現できる。
ド領域上に延在させる距離りを変化させた時のｐ＋型ベ
ース層１２と基板１１間の降伏電圧ＶＢを測定した結果
である。距離５０μｍで降伏電圧は最大値を示している
。基板１１の比抵抗が２０Ω・α以上の場合、Ｌ−２０
〜８０μｍの範囲に設定すれば、従来の構造に比べて耐
圧は２０％以上向上し、平坦接合の耐圧の９０％以上の
耐圧が実現できる。
またこの実施例では、フィールド・プレートを構成する
ため金属電極形成後に高抵抗体ＩＩ！Ｊ１２としてアモ
ルファスＳｉｇ！Ｉを形成している。この工程は極めて
簡単である。
ため金属電極形成後に高抵抗体ＩＩ！Ｊ１２としてアモ
ルファスＳｉｇ！Ｉを形成している。この工程は極めて
簡単である。
第２図は本発明の別の実施例の縦型
ＭＯ８ＦＥＴである。第１図と対応する部分には第１図
と同一符号を付して詳細な説明は省略する。
と同一符号を付して詳細な説明は省略する。
この実施例では高抵抗体膜２１として半絶縁性多結晶シ
リコン膜（ＳＩＰＯ８）を用い、これを金属Ｎ橿形成前
に形成している。即ち高抵抗体膜２１を絶縁１ｆｌ１６
上にパターン形成し、その上にＣＶＤ酸化躾等の絶縁膜
２３を形成して高抵抗体膜２１の端部が露出するように
パターニングした後、この高抵抗体膜２１の端部に重な
るようにＡｊ２膜による１ｆｔｊ１７．１８および２０
を形成している。
リコン膜（ＳＩＰＯ８）を用い、これを金属Ｎ橿形成前
に形成している。即ち高抵抗体膜２１を絶縁１ｆｌ１６
上にパターン形成し、その上にＣＶＤ酸化躾等の絶縁膜
２３を形成して高抵抗体膜２１の端部が露出するように
パターニングした後、この高抵抗体膜２１の端部に重な
るようにＡｊ２膜による１ｆｔｊ１７．１８および２０
を形成している。
この実施例の場合も、ソース電極１８のフィールド領域
上に延在する部分が高抵抗体膜２１と共にフィールド・
プレートを構成しており、このフィールド・プレートの
うち図の距離Ｌ （＝２０〜８０μ７７Ｌ）の部分が低
抵抗になっているため、先の実施例と同様に耐圧向上が
図られる。
上に延在する部分が高抵抗体膜２１と共にフィールド・
プレートを構成しており、このフィールド・プレートの
うち図の距離Ｌ （＝２０〜８０μ７７Ｌ）の部分が低
抵抗になっているため、先の実施例と同様に耐圧向上が
図られる。
第３図は、更に他の実施例の縦型Ｍ ＯＳ Ｆ Ｅ Ｔ
である。この実施例でも先の実施例と対応する部分には
先の実施例と同一符号を付しである。第１図の実施例と
異なる点は、絶縁膜１６を形成した後、この上にｐ＋型
ベース層１２と基板１１の接合部を覆うように例えば不
純物をドープした多結晶シリコン膜等の低抵抗導電体膜
２４を形成し、更にこの上に低抵抗導電体！１！２４が
露出するように絶縁膜２５を形成していることである。
である。この実施例でも先の実施例と対応する部分には
先の実施例と同一符号を付しである。第１図の実施例と
異なる点は、絶縁膜１６を形成した後、この上にｐ＋型
ベース層１２と基板１１の接合部を覆うように例えば不
純物をドープした多結晶シリコン膜等の低抵抗導電体膜
２４を形成し、更にこの上に低抵抗導電体！１！２４が
露出するように絶縁膜２５を形成していることである。
この後は第１図の実施例と同様にＡｆｆｉ膜による電極
１７゜１８．２０を形成し、アモルファスＳｉ膜等の高
抵抗体Ｉ！！Ｊ２１を形成している。
１７゜１８．２０を形成し、アモルファスＳｉ膜等の高
抵抗体Ｉ！！Ｊ２１を形成している。
この実施例の場合も、図に示す距離りを２０〜８０μｍ
に設定することにより、フィールド・プレートの接合端
部近傍を実質的に低抵抗とすることができ、先の実施例
と同様に耐圧向上が図られる。特に低抵抗導電体膜２４
を組合わせることにより、接合端部近傍の基板内電界分
布、即ち空乏層の伸びの形状を最適設計することができ
、より高い耐圧を実現することができる。
に設定することにより、フィールド・プレートの接合端
部近傍を実質的に低抵抗とすることができ、先の実施例
と同様に耐圧向上が図られる。特に低抵抗導電体膜２４
を組合わせることにより、接合端部近傍の基板内電界分
布、即ち空乏層の伸びの形状を最適設計することができ
、より高い耐圧を実現することができる。
本発明は上記実施例限られるものではない。例えば上記
実施例ではフィールド・プレートの接合端部近傍を実質
的に低抵抗導電体膜とするために５金馬電極を延在させ
１、あるいは低抵抗多結晶シリコン膜を介在させている
が、フィールド・プレート全体を高抵抗のアモルファス
５ｉｐＪ、あるいは多結晶シリコン膜により構成してそ
の接合端部近傍に選択的に不純物をドープして低抵抗と
することも可能である。また実施例ではフィールド・プ
レートの一端を基板電位に設定するためにコンタクト層
１９およびこれを介して基板１１にコンタクトする電ｖ
ｊＡ２ｏを設けているが、ある程度以下のコンタクト抵
抗をもってフィールド・プレート模自体を基板にコンタ
クトさせることができれば、これらのコンタクト層１９
や電極２０を省略することができる。更に本発明は縦型
ＭＯ３ＦＥＴに限らず、導電変調型ＭＯＳＦＥＴ等、他
の高耐圧用ブレーナ型半導体装置に同様に適用すること
ができる。
実施例ではフィールド・プレートの接合端部近傍を実質
的に低抵抗導電体膜とするために５金馬電極を延在させ
１、あるいは低抵抗多結晶シリコン膜を介在させている
が、フィールド・プレート全体を高抵抗のアモルファス
５ｉｐＪ、あるいは多結晶シリコン膜により構成してそ
の接合端部近傍に選択的に不純物をドープして低抵抗と
することも可能である。また実施例ではフィールド・プ
レートの一端を基板電位に設定するためにコンタクト層
１９およびこれを介して基板１１にコンタクトする電ｖ
ｊＡ２ｏを設けているが、ある程度以下のコンタクト抵
抗をもってフィールド・プレート模自体を基板にコンタ
クトさせることができれば、これらのコンタクト層１９
や電極２０を省略することができる。更に本発明は縦型
ＭＯ３ＦＥＴに限らず、導電変調型ＭＯＳＦＥＴ等、他
の高耐圧用ブレーナ型半導体装置に同様に適用すること
ができる。
第１図は本発明の一実施例の縦型ＭＯ８ＦＥＴを示す図
、第２図および第３図は他の実施例の縦型ＭＯ８ＦＥＴ
を示す図、第４図は本発明での数値限定の根拠となるデ
ータを示す図、第５図は従来の縦型ＭＯ８ＦＥＴを示す
図である。 １１−ｎ−型Ｓ１基板（第１半導体層）、１２・・・ｐ
＋型ベース層（第２半導体層）、１３・・・ｎ＋型ソー
ス層、１４・・・ゲート酸化膜、１５・・・ゲート電極
、１６．２３．２５・・・絶縁層、１７．１８・・・ソ
ース電極、１９・・・ｎ＋型コンタクト層、２０・・・
コンタクト電極、２１・・・高抵抗体膜（アモルファス
５ｉｌｌ、半絶縁性多結晶シリコン膜）。 出願人代理人 弁理士 鈴江武彦 図面の浄書（内容に変更なし） 第１図 第２厘 第３図 り兜ｍ〕 第４図 第５図
、第２図および第３図は他の実施例の縦型ＭＯ８ＦＥＴ
を示す図、第４図は本発明での数値限定の根拠となるデ
ータを示す図、第５図は従来の縦型ＭＯ８ＦＥＴを示す
図である。 １１−ｎ−型Ｓ１基板（第１半導体層）、１２・・・ｐ
＋型ベース層（第２半導体層）、１３・・・ｎ＋型ソー
ス層、１４・・・ゲート酸化膜、１５・・・ゲート電極
、１６．２３．２５・・・絶縁層、１７．１８・・・ソ
ース電極、１９・・・ｎ＋型コンタクト層、２０・・・
コンタクト電極、２１・・・高抵抗体膜（アモルファス
５ｉｌｌ、半絶縁性多結晶シリコン膜）。 出願人代理人 弁理士 鈴江武彦 図面の浄書（内容に変更なし） 第１図 第２厘 第３図 り兜ｍ〕 第４図 第５図
Claims (3)
- （１）第１導電型の第１半導体層表面に選択的に第２導
電型の第２半導体層が形成され、これら第１半導体層と
第２半導体層のなす接合の基板表面に露出する部分およ
びその外側が絶縁膜により覆われ、この絶縁膜上に一端
が前記第２半導体層の電位に設定され他端が第１半導体
層の電位に設定された抵抗性のフィールド・プレートが
設けられた半導体装置において、前記フィールド・プレ
ートのうち前記接合の基板表面に露出する部分から２０
〜８０μｍの範囲を実質的に低抵抗導電体膜としたこと
を特徴とする半導体装置。 - （２）前記第２半導体層の電極金属膜を、前記接合の基
板表面に露出する部分から２０〜８０μｍの範囲まで前
記低抵抗導電体膜として延在させ、この電極金属膜に重
なるように抵抗性フィールド・プレートを構成するアモ
ルファスＳｉ膜が形成されている特許請求の範囲第１項
記載の半導体装置。 - （３）前記絶縁膜上に抵抗性のフィールド・プレートを
構成する半絶縁性多結晶シリコン膜がパターン形成され
、前記第２半導体層の金属電極がこの多結晶シリコン膜
の端部に一部重なるように形成されて、前記フィールド
・プレートのうち前記接合の基板表面に露出する部分か
ら２０〜８０μｍの範囲を実質的に低抵抗導電体膜とし
ている特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207913A JP2577345B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体装置 |
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1985
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