JPS61164263A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPS61164263A JPS61164263A JP487685A JP487685A JPS61164263A JP S61164263 A JPS61164263 A JP S61164263A JP 487685 A JP487685 A JP 487685A JP 487685 A JP487685 A JP 487685A JP S61164263 A JPS61164263 A JP S61164263A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Ceramic Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、導電変調型ＭＯＳＦＥＴに関する。
近年、電力用スイッチング素子としてＤＳＡ（Ｄｉ−ｆ
ｆｕｓｉｏｎ ５ｅｌｆ Ａｌｉｇｎ ）法によシソー
スおよびチャンネル領域を形成するパワーＭＯＳＦＥＴ
が市場に現われている。しかしこの素子は１ｏｏｏｖ以
上の高耐圧ではオン抵抗が高くなってしまい、大電流を
流すことが難しい。これに代わる有力な素子として、ド
レイン領域にソースとは逆の導電型層を設けることによ
り高抵抗層に導電変調を起こさせてオン抵抗を下げるよ
うにした、いわゆる導電変調型ＭＯＳＦＥＴが知られて
いる。その基本的な構造を第４図に示す。１１はＰ＋−
８ｉ基板であ・て、この上に低不純物濃度の高抵抗ｎ一
層１２が形成され、とのｎ一層１２の表面にＤＳＡ法に
よｐ、ｐベース層１３とｎ＋メソ一層１４が形成てれて
いる。
ｆｕｓｉｏｎ ５ｅｌｆ Ａｌｉｇｎ ）法によシソー
スおよびチャンネル領域を形成するパワーＭＯＳＦＥＴ
が市場に現われている。しかしこの素子は１ｏｏｏｖ以
上の高耐圧ではオン抵抗が高くなってしまい、大電流を
流すことが難しい。これに代わる有力な素子として、ド
レイン領域にソースとは逆の導電型層を設けることによ
り高抵抗層に導電変調を起こさせてオン抵抗を下げるよ
うにした、いわゆる導電変調型ＭＯＳＦＥＴが知られて
いる。その基本的な構造を第４図に示す。１１はＰ＋−
８ｉ基板であ・て、この上に低不純物濃度の高抵抗ｎ一
層１２が形成され、とのｎ一層１２の表面にＤＳＡ法に
よｐ、ｐベース層１３とｎ＋メソ一層１４が形成てれて
いる。
即ちＰベース層１３を拡散形成した拡散窓をそのままｎ
＋メソ一層１４の拡散窓の一部として用いて二重拡散す
ることによシ、Ｐペース層１３の端部に自己整合的にチ
ャンネル領域１９を残した状態でｎ＋ソース層１４が形
成される。そして、チャンネル領域１９上にはゲート絶
縁膜１５を介してゲート電極１６が形成され、ソース層
１４上にはベース層１３に同時にオーミックコンタクト
するソース電極１７が形成される。基板１１の裏面には
ドレイン電極１８が形成きれている。
＋メソ一層１４の拡散窓の一部として用いて二重拡散す
ることによシ、Ｐペース層１３の端部に自己整合的にチ
ャンネル領域１９を残した状態でｎ＋ソース層１４が形
成される。そして、チャンネル領域１９上にはゲート絶
縁膜１５を介してゲート電極１６が形成され、ソース層
１４上にはベース層１３に同時にオーミックコンタクト
するソース電極１７が形成される。基板１１の裏面には
ドレイン電極１８が形成きれている。
この導電変調型ＭＯＳＦＥＴでは、ソース層１４からチ
ャンネル層１９を通ってｎ一層１２に注入される電子電
流に対して、Ｐ＋基板１１から正孔注入が起こり、この
結果、ｎ一層１２には多量のキャリア蓄積による導電変
調が起こる。ｎ一層１２に注入源れた正孔電流はＰペー
ス層１３のソース層１４直下を通シ、ソース電極１７へ
抜ける。この構造はサイリスタと似ているがサイリスタ
動作はしない。ソース電極１７がＰペース層１３とｎ十
ソース層１４を短絡してサイリスタ動作を阻止しておシ
、ゲート・ソース間電圧を零とすれば、素子はクーンオ
フする。またこの構造は従来のパワー ＭＯＳＦＥＴと
も似ているが、ドレイン領域にパワー ＭＯＳＦＥＴと
は逆の導電型層を設けて、バイポーラ動作を行なわせて
いる点で異なる。この導電変調型ＭＯＳＦＥＴは高耐圧
化した場合にも、従来のパワーＭＯＳＦＥＴに比べて導
電変調の結果として十分低いオン抵抗が得られる。
ャンネル層１９を通ってｎ一層１２に注入される電子電
流に対して、Ｐ＋基板１１から正孔注入が起こり、この
結果、ｎ一層１２には多量のキャリア蓄積による導電変
調が起こる。ｎ一層１２に注入源れた正孔電流はＰペー
ス層１３のソース層１４直下を通シ、ソース電極１７へ
抜ける。この構造はサイリスタと似ているがサイリスタ
動作はしない。ソース電極１７がＰペース層１３とｎ十
ソース層１４を短絡してサイリスタ動作を阻止しておシ
、ゲート・ソース間電圧を零とすれば、素子はクーンオ
フする。またこの構造は従来のパワー ＭＯＳＦＥＴと
も似ているが、ドレイン領域にパワー ＭＯＳＦＥＴと
は逆の導電型層を設けて、バイポーラ動作を行なわせて
いる点で異なる。この導電変調型ＭＯＳＦＥＴは高耐圧
化した場合にも、従来のパワーＭＯＳＦＥＴに比べて導
電変調の結果として十分低いオン抵抗が得られる。
しかしながら、この導電変調型ＭＯＳＦＥＴにも未だ問
題がある。即ち、素子を流れる電流密度が大きくなると
、ソース層１４下の横方向抵抗による電圧降下が大きく
なる。そしてＰペース層１３とｎ＋ソース層１４の間が
順バイアスされるようになると、サイリスタ動作に入シ
、ゲート・ソース間バイアスを零にしても素子がオフし
ない、いわゆるラッチアップ現象を生じる。
題がある。即ち、素子を流れる電流密度が大きくなると
、ソース層１４下の横方向抵抗による電圧降下が大きく
なる。そしてＰペース層１３とｎ＋ソース層１４の間が
順バイアスされるようになると、サイリスタ動作に入シ
、ゲート・ソース間バイアスを零にしても素子がオフし
ない、いわゆるラッチアップ現象を生じる。
本発明は上記の点に鑑みてなされたもので、パターン設
計によシ効果的に大電流領域までラッチアップ現象を生
じないようにした導電変調型ＭＯ８ＰＥＴを提供するこ
とを目的とする。
計によシ効果的に大電流領域までラッチアップ現象を生
じないようにした導電変調型ＭＯ８ＰＥＴを提供するこ
とを目的とする。
本発明は、第１導電型半導体基板に高抵抗の第２導電型
半導体層が形成され、この半導体層にＤｉＳＡ法によシ
第１導電型ベース層とその表面に第２導電型ソース層が
形成される導電変調型Ｎ０８Ｆ’ＢＴにおいて、ドレイ
ン側からベース層に注入されるキャリアのうち、ソース
層下を通る成分を少なくして、ソース層下の横方向抵抗
による電圧降下を少なくシ、よって大電流までラッチア
ップを生じないようにする。このようにソース層下を通
る電流成分を少なくするにはく第１導電型ペース層内に
ソース拡散層を形成しない部分を第１図（ａ）（ｂ）に
示すように周期的に設け、且つ、ソース電極とコンタク
トする部分のソース拡散層の幅（第１図（ｂ）のｌ、の
長さ）を１０μｍ以下に設定したことを特徴とする。
半導体層が形成され、この半導体層にＤｉＳＡ法によシ
第１導電型ベース層とその表面に第２導電型ソース層が
形成される導電変調型Ｎ０８Ｆ’ＢＴにおいて、ドレイ
ン側からベース層に注入されるキャリアのうち、ソース
層下を通る成分を少なくして、ソース層下の横方向抵抗
による電圧降下を少なくシ、よって大電流までラッチア
ップを生じないようにする。このようにソース層下を通
る電流成分を少なくするにはく第１導電型ペース層内に
ソース拡散層を形成しない部分を第１図（ａ）（ｂ）に
示すように周期的に設け、且つ、ソース電極とコンタク
トする部分のソース拡散層の幅（第１図（ｂ）のｌ、の
長さ）を１０μｍ以下に設定したことを特徴とする。
本発明は、次のような考察から導かれたものである。第
１図（ａ）に示すよう力導電変調型ＭＯ８Ｆ’Ｅ’ｌ’
において、オン時にはｎ一層１２の全体で導電変調が起
とシ、一様に電流が流れる。この時に単にベース拡散層
１３内にソース拡散層を形成しない部分を周期的に設け
る構造では、ドレインから注入される正孔電流が前記ソ
ース拡散層を形成しない部分に効果的に流れず、前記ソ
ース拡散層１４下に流れてしまうので、大電流までラッ
チアップ現象を効果的に防ぐことができない。そこでソ
ース電極とコンタクトする部分のソース拡散層幅を小さ
くすることで、前記ソース拡散層を形成しない部分に正
孔電流が流れ易くなシ、ラフチアツブ現象を生じ難くす
ることができるのである〇このソース電極１７とコンタ
クトする部分のソース拡散層の幅１１を１０μｍ以下に
限定する理由については以下の実施例で明らかにする。
１図（ａ）に示すよう力導電変調型ＭＯ８Ｆ’Ｅ’ｌ’
において、オン時にはｎ一層１２の全体で導電変調が起
とシ、一様に電流が流れる。この時に単にベース拡散層
１３内にソース拡散層を形成しない部分を周期的に設け
る構造では、ドレインから注入される正孔電流が前記ソ
ース拡散層を形成しない部分に効果的に流れず、前記ソ
ース拡散層１４下に流れてしまうので、大電流までラッ
チアップ現象を効果的に防ぐことができない。そこでソ
ース電極とコンタクトする部分のソース拡散層幅を小さ
くすることで、前記ソース拡散層を形成しない部分に正
孔電流が流れ易くなシ、ラフチアツブ現象を生じ難くす
ることができるのである〇このソース電極１７とコンタ
クトする部分のソース拡散層の幅１１を１０μｍ以下に
限定する理由については以下の実施例で明らかにする。
・〔発明の効果〕
本発明によれば、パターン設計によって簡単且つ効果的
に導電変調型ＭＯＳＦＥＴの２ツチアツプ現象を抑制す
ることができ、大電流まで動作する導電変調型ＭＯＳＦ
ＥＴが得られる。
に導電変調型ＭＯＳＦＥＴの２ツチアツプ現象を抑制す
ることができ、大電流まで動作する導電変調型ＭＯＳＦ
ＥＴが得られる。
本発明の実施例を以下に説明する。第１図（ａ） （ｂ
）は一実施例の導電変調型ＭＯＳＦＥＴの例である。こ
の実施例はベース層がストライプ状に基板上に形成され
た例である。第１図（ａ）（ｂ）、第４図と対応する部
分にはそれらと同じ符号を付しである。これを製造工程
に従・て説明する。Ｐ＋Ｓｉ基板１１を用意し、これに
エピタキシャル成長により低不純物濃度で比抵抗５０Ω
礪以上のｎ一層１２を１００μｍ程度形成する。次にと
のｎ一層１２の表面を酸化してゲート酸化酸１５を形成
し、その上に５０００λのポリＳｉ膜によるゲート電極
１６を形成する。
）は一実施例の導電変調型ＭＯＳＦＥＴの例である。こ
の実施例はベース層がストライプ状に基板上に形成され
た例である。第１図（ａ）（ｂ）、第４図と対応する部
分にはそれらと同じ符号を付しである。これを製造工程
に従・て説明する。Ｐ＋Ｓｉ基板１１を用意し、これに
エピタキシャル成長により低不純物濃度で比抵抗５０Ω
礪以上のｎ一層１２を１００μｍ程度形成する。次にと
のｎ一層１２の表面を酸化してゲート酸化酸１５を形成
し、その上に５０００λのポリＳｉ膜によるゲート電極
１６を形成する。
その後ゲート電極１６をマスクとしてボロンを８μｍ程
度拡散してＰベース層１３を形成する。次いでゲート電
極１６による窓の中にソース層形成用の開孔を持つ酸化
膜（図示せず）を形成し、この酸化膜とゲート電極１６
をマスクとしてソース層形成のためのドーズ量５ｘｌｏ
１５／ｉのＡｓイオン注入を行ない、熱処理してｎ＋ソ
ース層１４を形成する。第１図（ｂ）から明ら体な゛よ
うにソース層１４は周期的に一部を除去している。この
後、Ｐベース層工３内に高濃度のＰ＋十層０を拡散形成
し、こ十 のＰ 層２０とｎ＋十層４にコンタクトするソース電極
１７を形成する。基板裏面にはＶ−Ｎｉ−Ａｕ膜の蒸着
によシトレイン電極１８を形成する。
度拡散してＰベース層１３を形成する。次いでゲート電
極１６による窓の中にソース層形成用の開孔を持つ酸化
膜（図示せず）を形成し、この酸化膜とゲート電極１６
をマスクとしてソース層形成のためのドーズ量５ｘｌｏ
１５／ｉのＡｓイオン注入を行ない、熱処理してｎ＋ソ
ース層１４を形成する。第１図（ｂ）から明ら体な゛よ
うにソース層１４は周期的に一部を除去している。この
後、Ｐベース層工３内に高濃度のＰ＋十層０を拡散形成
し、こ十 のＰ 層２０とｎ＋十層４にコンタクトするソース電極
１７を形成する。基板裏面にはＶ−Ｎｉ−Ａｕ膜の蒸着
によシトレイン電極１８を形成する。
ここで、本発明におけるソース電極１７とコンタクトす
る部分のソース拡散層１４の幅を１０μｍ以下にする理
由を説明する。ソース拡散Ｎ１４の幅やゲート電極１６
の幅が十分小さければ、素子内にはほぼ一様な電流が流
れる。第１図（ｂ）において線分ａ −ａ ’の中点を
点Ｃとし、線分ａ ’ａ ／、点Ｃを通シ、ソース電
極１７とゲート電極１６に垂直な線分ｂ−ｂ’、線分ａ
−ｂ 、線分ｂ−ｃの距離を各々７． 、１２． ｌ
、 、 １４ とする。点すへ流れ込んだ正孔電流がソ
ース層１４の下を通ってソース電極１７へぬけるが、こ
の通路の抵抗が充分小はい必要がある。２１の部分は高
濃度であり、充分抵抗が低いので、ａ点に至るまでの距
離７ｓがｂ′までの距離の半分以下であれば、ソースの
一部を除いた効果が充分大きくなる。すなわち ＪＩＢ ＜１１２／２ ・・・・・・・・（１）であ
る。笑際には、７７２８度、マスク合せ精度、横方向拡
散等による余裕を設計時に考慮し、１２＝１２μｍ、１
４＝３μｍが限界値である。ここで、前記ソース電極１
７とコンタクトする部分のソース拡散層１４の幅１１を
（１）式の関係から１０μｍとすると、線分ａ−ｂの距
離ｌｓは １１ｓ ＝ｖ’ （（ｌ＋ ／ ２）２＋ｌ！＜ ２）
＋５．８３ ＜１３２／２・・・・・・（２） となシ、（１）式を満たす。
る部分のソース拡散層１４の幅を１０μｍ以下にする理
由を説明する。ソース拡散Ｎ１４の幅やゲート電極１６
の幅が十分小さければ、素子内にはほぼ一様な電流が流
れる。第１図（ｂ）において線分ａ −ａ ’の中点を
点Ｃとし、線分ａ ’ａ ／、点Ｃを通シ、ソース電
極１７とゲート電極１６に垂直な線分ｂ−ｂ’、線分ａ
−ｂ 、線分ｂ−ｃの距離を各々７． 、１２． ｌ
、 、 １４ とする。点すへ流れ込んだ正孔電流がソ
ース層１４の下を通ってソース電極１７へぬけるが、こ
の通路の抵抗が充分小はい必要がある。２１の部分は高
濃度であり、充分抵抗が低いので、ａ点に至るまでの距
離７ｓがｂ′までの距離の半分以下であれば、ソースの
一部を除いた効果が充分大きくなる。すなわち ＪＩＢ ＜１１２／２ ・・・・・・・・（１）であ
る。笑際には、７７２８度、マスク合せ精度、横方向拡
散等による余裕を設計時に考慮し、１２＝１２μｍ、１
４＝３μｍが限界値である。ここで、前記ソース電極１
７とコンタクトする部分のソース拡散層１４の幅１１を
（１）式の関係から１０μｍとすると、線分ａ−ｂの距
離ｌｓは １１ｓ ＝ｖ’ （（ｌ＋ ／ ２）２＋ｌ！＜ ２）
＋５．８３ ＜１３２／２・・・・・・（２） となシ、（１）式を満たす。
これよシ、ソース電極１７とコンタクトする部分のソー
ス拡散層１４の幅１１を１０μｍ以下にすることによシ
、点すからはソース拡散層１４の距離に比べて、ソース
拡散層を形成していない部分２１までの距Ｍ１１ｊｓが
半分以下とな夛、チャネル部分の点すにある正孔電流は
ソース拡散層１４の下を通シ抜けるよシ、ソース拡散層
を形成していない部分２１に流れ込み易くなる。
ス拡散層１４の幅１１を１０μｍ以下にすることによシ
、点すからはソース拡散層１４の距離に比べて、ソース
拡散層を形成していない部分２１までの距Ｍ１１ｊｓが
半分以下とな夛、チャネル部分の点すにある正孔電流は
ソース拡散層１４の下を通シ抜けるよシ、ソース拡散層
を形成していない部分２１に流れ込み易くなる。
こうして本実施例によれば、ベース拡散層１３内にソー
ス拡散層を形成しない部分１４ｂを周期的に設け、且つ
ソース電極１７とコンタクトする部分のソース拡散層１
４の幅１１を１０μｍ以下にすることにより、従来の構
造に比べてソース拡散層１４の幅１１を１０μｍ以下に
することにより、従来の構造に比べてソース拡散層１４
下の横方向抵抗が実効的に小さくなシ、大電流までラッ
チアップ現象を生じない。
ス拡散層を形成しない部分１４ｂを周期的に設け、且つ
ソース電極１７とコンタクトする部分のソース拡散層１
４の幅１１を１０μｍ以下にすることにより、従来の構
造に比べてソース拡散層１４の幅１１を１０μｍ以下に
することにより、従来の構造に比べてソース拡散層１４
下の横方向抵抗が実効的に小さくなシ、大電流までラッ
チアップ現象を生じない。
なお、第１図（ａ）（ｂ）ではｎ土層１４けソース電極
の下で分離されているものとしたが、例えば第２図に示
すようにつながうていてもよい。この場合でもソース電
極１７とコンタクトするソース拡散層の幅ｌ、を１０μ
ｍ以下で設計すれば、上記実施例と同様の効果が期待で
きる。
の下で分離されているものとしたが、例えば第２図に示
すようにつながうていてもよい。この場合でもソース電
極１７とコンタクトするソース拡散層の幅ｌ、を１０μ
ｍ以下で設計すれば、上記実施例と同様の効果が期待で
きる。
第３図では、ｎ土層をストライプ状の島にした実施例の
模式的平面図である。この場合も、前記と同様にソース
電極１７とコンタクトする前記ソース拡散層の幅Ａ、を
１０μｍ以下にすれば、１９ｂへ流れ込んだ正孔電流は
ソース拡散層１４ａ下を通らず、ソース電極１７に流れ
るだめ大電流までラッチアップしない導電変調型ＭＯＳ
ＦＥＴが得られる０
模式的平面図である。この場合も、前記と同様にソース
電極１７とコンタクトする前記ソース拡散層の幅Ａ、を
１０μｍ以下にすれば、１９ｂへ流れ込んだ正孔電流は
ソース拡散層１４ａ下を通らず、ソース電極１７に流れ
るだめ大電流までラッチアップしない導電変調型ＭＯＳ
ＦＥＴが得られる０
第１図は本発明の一実施例の導電変調型ＭＯ８ＦＥ’Ｉ
’を説明するだめの平面図、第２図、第３図は本発明の
他の実施例の導電変調型ＭＯＳＦＥＴを説明するための
平面図、第４図は一般的な導に変調型λ４−Ｏ５ＦＥＴ
を説明するための断面図である。 １１・・Ｐ＋８ｉ基板、１２・・・ｎ一層、１３・・・
Ｐペース層、１４・・・ソース層、１５・・・ゲート酸
化膜、１６・・・ゲート電極、１７・・・ソース電極、
１８・・・ドレイン電極、１９・・・チャネル領域、１
９ａ・・・実効的チャネル部分、１９ｂ・・・ＭＯＳＦ
ＥＴ動作に寄与しないチャネル部分、２０・・・Ｐ＋層
、２１・・・ソース拡散層を形成酸しない部分。 代理人弁理士 則 近 憲 佑 （ほか１名）第 ３
図 一′２１２− 第 ４ 図
’を説明するだめの平面図、第２図、第３図は本発明の
他の実施例の導電変調型ＭＯＳＦＥＴを説明するための
平面図、第４図は一般的な導に変調型λ４−Ｏ５ＦＥＴ
を説明するための断面図である。 １１・・Ｐ＋８ｉ基板、１２・・・ｎ一層、１３・・・
Ｐペース層、１４・・・ソース層、１５・・・ゲート酸
化膜、１６・・・ゲート電極、１７・・・ソース電極、
１８・・・ドレイン電極、１９・・・チャネル領域、１
９ａ・・・実効的チャネル部分、１９ｂ・・・ＭＯＳＦ
ＥＴ動作に寄与しないチャネル部分、２０・・・Ｐ＋層
、２１・・・ソース拡散層を形成酸しない部分。 代理人弁理士 則 近 憲 佑 （ほか１名）第 ３
図 一′２１２− 第 ４ 図
Claims (2)
- （１）第１導電型半導体基板と、この基板上に形成され
た高抵抗の第２導電型半導体層と、この半導体層の表面
に拡散形成された第１導電型ベース層と、このベース層
内に拡散形成された第２導電型ソース層と前記ベース層
の不純物拡散深さの相違により基板表面に形成されるチ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記基板の裏面に形成されたドレイン電極を備
えた導電変調型ＭＯＳＦＥＴにおいて、前記ベース拡散
層内にソース層を形成しない部分を周期的に設けること
で、ソース電極とコンタクトする部分のソース拡散層の
幅を１０μｍ以下としたことを特徴とする導電変調型Ｍ
ＯＳＦＥＴ。 - （２）上記ソース拡散を形成しない部分の形を長方形と
する特許請求の範囲第１項記載の導電変調型ＭＯＳＦＥ
Ｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004876A JPH0783112B2 (ja) | 1985-01-17 | 1985-01-17 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004876A JPH0783112B2 (ja) | 1985-01-17 | 1985-01-17 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
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|---|---|
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| JPH0783112B2 JPH0783112B2 (ja) | 1995-09-06 |
Family
ID=11595868
Family Applications (1)
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|---|---|---|---|
| JP60004876A Expired - Lifetime JPH0783112B2 (ja) | 1985-01-17 | 1985-01-17 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
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| JP (1) | JPH0783112B2 (ja) |
Cited By (9)
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|---|---|---|---|---|
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Citations (2)
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-
1985
- 1985-01-17 JP JP60004876A patent/JPH0783112B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| Publication number | Publication date |
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