JP2600494B2 - 分割ｈチャンネル交換伝送方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＣＩＴＴ勧告Ｉシリ
ーズに基づくＩＳＤＮ（サービス総合ディジタル網）の
ユーザ・網インタフェイス構造によるＨチャンネルを、
より小さなビット数のチャンネルに分割して１つのフレ
ーム内に分散配置し交換伝送する分割Ｈチャンネル交換
伝送方式に関する。

【０００２】

【発明の背景】この種の分割Ｈチャンネル交換伝送方式
について図６および図７を参照して説明する。

【０００３】図６はＩＳＤＮ用宅内装置がＩＳＤＮ
（網）に接続する一例を示す方式図である。

【０００４】図６によれば宅内装置１は電話機のような
音声伝送だけの64Kbps回線であるＢチャンネルの一つを
占有する端末２Ｂと、データ端末のように一括多量のデ
ータ、例えば384Kbps 回線のＨ0 チャンネルの一つを占
有する端末２Ｈとを収容し、端末収容回線３で接続して
端末相互の内線交換接続を実行する。

【０００５】他方、宅内装置１は加入者回線４を介して
ＩＳＤＮ（網）５に接続し、ＩＳＤＮ（網）５を各端末
２Ｂ・２Ｈの内線に接続する。

【０００６】ＣＣＩＴＴ勧告では、ＩＳＤＮ（網）５に
対し加入者回線４上を分岐点として、宅内装置１を含む
側をユーザ（顧客）と定義する。

【０００７】図７はユーザ・網インタフェイス構造のう
ち、日本標準の1.544Kbps のインタフェイス速度に対す
る１次群Ｂチャンネルインタフェイス構造「２３Ｂ＋
Ｄ」（Ａ）、１次群Ｈ0 チャンネルインタフェイス構造
「４Ｈ0 」（Ｂ）、および１Ｈ0 チャンネルを６分割し
て６つのＢチャンネルに分散配置した混合チャンネルイ
ンタフェイス構造（ｃ）、それぞれの例を示すフレーム
構成図である。

【０００８】図７（Ａ）は、２４チャンネルのうち第１
番から第２３番までの２３Ｂチャンネルと、第２４番の
Ｄチャンネルで「２３Ｂ＋Ｄ」構造を形成する。

【０００９】図７（Ｂ）は、２４チャンネルを４分割
し、チャンネル番号1・7・13・19 から始まる384 Ｋbit 分
ごとにＨ0チャンネルが配置される「４Ｈ0 」構造を形
成する。

【００１０】一つのＨ0 チャンネル内のビット符号列は
順序の入れ替えが生じないよう、一括して配置し、スイ
ッチ処理される。

【００１１】一つのＨ0 チャンネルは６つのＢチャンネ
ルを連続して占有するので、最繁時での一括したＨ0 チ
ャンネル確保は難しい。

【００１２】図７（Ｃ）は一つのＨ0 チャンネルが、チ
ャンネル番号1・5・6・10・12・20の６つ、Ｈ0-1 チャンネル
からＨ0-6 チャンネルまでのＢチャンネル（64Ｋbit ）
位置に分散配置した例を示す。このように分散配置が混
合チャンネルの場合に採用される。しかしながら、図８
を参照して説明するように分散したＨ0 チャンネルの情
報はスイッチ処理によりフレームの入れ替えを生じ、順
序が入れ替わる機会がある。

【００１３】図８はスイッチメモリにおける入れ替わり
の一例を示すタイムチャートである。

【００１４】図８に示すように、受信入力チャンネル番
号3・8・9・13は送信出力チャンネル番号4・5・11・12 に順次
スイッチ処理される。図示するように送受信フレームが
同期しているとき、入力チャンネル番号3・9 のそれぞれ
は、出力チャンネル番号4・11がそれぞれ老番なので、同
一フレーム内で送信可能である。

【００１５】一方、入力チャンネル番号8・13のそれぞれ
は出力チャンネル番号5・12がそれぞれ若番なので次フレ
ームまで待って送信出力される。

【００１６】すなわち、一つのＨ0 チャンネルのうちチ
ャンネル番号5・12の情報は一つ前のＨ0 チャンネルの情
報であり、出力情報の順序が入力情報の順序と相違して
しまう。

【００１７】従って、入出力のチャンネルスイッチ処理
でＨ0 チャンネルの分散配置が情報の順序を混乱させな
い手段を講じる必要がある。

【００１８】

【従来の技術】従来、この種の分割Ｈチャンネル交換伝
送方式は、二枚のスイッチメモリをもち、一方で受信入
力を書き込むとき、他方で記憶済みの情報を読み取って
送信出力する手段を講じていた。

【００１９】図９は従来の一例を示すブロック構成図、
また図１０は図９での入出力チャンネル情報の入れ替え
関係の一例を示すタイムチャートである。

【００２０】図９に示すように、入力切替部９１がスイ
ッチメモリＡ９２およびスイッチメモリＢ９３と交互に
切替接続し、出力切替部９４は呼制御部９５の制御をう
け、入力切替部９１が接続していないスイッチメモリＡ
９２・Ｂ９３の一方に切替接続する。

【００２１】入力切替部９１はバッファメモリをもち、
受信入力する情報を、１フレームごとに交互に切替接続
してスイッチメモリＡ９２・Ｂ９３へ、呼制御部９５の
制御で出力する。

【００２２】スイッチメモリＡ９２・Ｂ９３は交互に呼
制御部９５の指示をうけ、一方が情報を書き込むとき、
他方は書き込み済みの情報を出力切替部９４によって読
み取られ、送信回線へ、フレーム形成して送信出力され
る。

【００２３】図１０で示すように、同期した入出力フレ
ームの場合、受信入力チャンネル番号3・8 のそれぞれが
送信出力チャンネル番号4・5 のそれぞれに出力すると
き、第１フレーム内でスイッチメモリＡに書き込まれ、
次に第２フレームで、フレームごと一括して出力され
る。

【００２４】スイッチメモリＡから記憶情報が出力する
第２フレームでの入力は、スイッチメモリＢに書き込ま
れ、第３フレームで出力される。

【００２５】従って、同一フレーム内で受信し、分散配
置されたＨ0 チャンネルの情報は、同一フレーム内で順
序を入れ替えることなく、呼制御部の制御によるスイッ
チ処理ができる。

【００２６】

【発明が解決しようとする課題】上述した従来の分割Ｈ
チャンネル交換伝送方式は、二枚のスイッチメモリをも
ち、交互に書き込みと読み取りとをするように構成され
ているので、スイッチメモリおよびこの制御のためのハ
ードウェアおよびソフトウェアの高価な部分が二重化さ
れて稼働されねばならず、特に「２３Ｂ＋Ｄ」構造の中
に一つのＨ0 チャンネルが混在するような条件の場合、
不経済であるという問題点があった。

【００２７】本発明の目的は上記問題点を解決するた
め、少なくとも一つのＨチャンネル分の情報を記憶する
付加メモリをもち、Ｈチャンネルの情報を一旦一括記憶
して次のフレームで順次送信出力する構成をもつ分割Ｈ
チャンネル交換伝送装置を提供することにある。

【００２８】

【課題を解決するための手段】本発明の分割Ｈチャンネ
ル交換伝送装置の基本構成は、ＣＣＩＴＴ勧告Ｉシリー
ズに基づくＩＳＤＮ（サービス総合ディジタル網）のユ
ーザ・網インタフェイス構造によるＨチャンネルを、よ
り小さなビット数のチャンネルに分割して１フレーム内
に分散配置し交換伝送する分割Ｈチャンネル交換伝送装
置において、１フレーム内に分散配置した前記Ｈチャン
ネルの分割情報を受信フレームから順次取り出して記憶
するＨチャンネルのための付加メモリと、前記受信フレ
ーム内の非分割チャンネル情報及び前記付加メモリ内か
ら、送信チャンネル位置に合わせたチャンネル情報を交
換制御部の制御により読み出し、前記交換制御部により
指示されたチャンネルに記憶することでチャンネルの切
り換えを行うスイッチメモリと、このスイッチメモリか
ら、記憶したチャンネル情報を順次取り出して送出する
送信出力部とを有する。

【００２９】上記基本構成で記載の付加メモリおよび交
換制御部の一つの具体化手段は、前記付加メモリが一つ
の基本フレーム構造に対して少くとも一つのＨチャンネ
ル分の記憶容量を有し、かつ前記交換制御部が前記付加
メモリおよび前記スイッチメモリの書き込みおよび読み
出しを１フレーム内で連続させ、この実行タイミングを
基本の１フレーム分に前記付加メモリの容量を加えた符
号伝送速度以上とすることである。

【００３０】また、前記付加メモリおよび交換制御部の
別の一つの具体化手段は、前記付加メモリが一つの基本
フレーム構造に対して一つのＨチャンネル分の記憶容量
を有する二枚で構成され、かつ前記交換制御部が一方の
前記付加メモリに受信情報を書き込み記憶するとき他方
の前記付加メモリから記憶情報を前記スイッチメモリに
読み出すことである。

【００３１】

【実施例】次に本発明の分割Ｈチャンネル交換伝送方式
について図面を参照して説明する。

【００３２】図１は本発明の一実施例を示すメモリ構成
図、また図２は図１のメモリ構成による一例を示すブロ
ック図である。

【００３３】まず、図１および図２を併せ参照して構成
について説明する。

【００３４】受信する入力は１フレーム・２４チャンネ
ル構成で、受信入力部３１のバッファが一時記憶する。
図１の例では、チャンネル番号１から番号２０までの６
チャンネルに一つのＨ0 チャンネルが分散する。

【００３５】Ｈ0 チャンネルで分散使用される６つのチ
ャンネルは所定のチャンネル識別子情報に含まれるスロ
ットマップにより位置指定されるので、受信入力につい
ては交換制御部３０がこれを識別し、受信入力部３１の
バッファから取り出し、付加メモリ３３のチャンネル番
号Ｈ１から番号Ｈ６までに順次書き込む。

【００３６】次いで、交換制御部３０は受信入力を送信
するチャンネルを指定し、かつＨ0チャンネルに対する
スロットマップも指定する。これらの指定により、Ｂチ
ャンネルは受信入力部３１のバッファから、またＨ0 チ
ャンネルは付加メモリ３３から、それぞれ読み出してス
イッチメモリ３２に書き込む。

【００３７】図１の例では、受信入力部３１のバッファ
からＢチャンネルのチャンネル番号8・19・21 のそれぞれ
がスイッチメモリ３２のチャンネル番号22・21・5 のそれ
ぞれにスイッチ処理される。

【００３８】また、付加メモリ３３のチャンネル番号Ｈ
１から番号Ｈ６までのそれぞれはスイッチメモリ３２の
チャンネル番号６から番号２０までの６チャンネルに分
散配置される。Ｈ0 チャンネルの分散情報は、受信入力
からスイッチメモリ３２に分散配置されるまで、順序の
入れ替えはない。

【００３９】送信出力部３４は、スイッチメモリ３２か
ら所定の符号伝送速度により、記憶情報を、チャンネル
番号順に逐次取り出して送信出力する。

【００４０】次に、図３に図２を併せ参照してチャンネ
ル情報の受信入力から送信出力までの手順について説明
する。

【００４１】図３は図１および図２によるメモリの書き
込み（Ｗ）および読み出し（Ｒ）の一例を示すタイムチ
ャートである。

【００４２】図３の例では、受信入力および送信出力の
１フレーム・２４チャンネルは125μS であり、1544Kbp
sの日本標準の符号伝送速度をもつ。

【００４３】一方、図３の例では受信入力部３１のバッ
ファからスイッチメモリ３２および付加メモリ３３への
書込タイミングは、受信入力の２４チャンネルに、付加
メモリ３２の６チャンネル分を加えた、３０チャンネル
分を処理する、1920Kbps以上の速度となる。この速度は
例えば、欧州標準の2048Kbpsを採用する。

【００４４】まず、交換制御部３０の制御により、受信
入力部３１のバッファから、Ｂチャンネル分のチャンネ
ル番号8・19・21 の情報はスイッチメモリ３２のチャンネ
ル番号22・21・5 にそれぞれ書き込まれる。

【００４５】一方、Ｈ0 チャンネル分のチャンネル番号
１・２０の情報は付加メモリ３３のチャンネル番号Ｈ１
・Ｈ６のそれぞれに書き込まれる。

【００４６】次いで、付加メモリ３３のチャンネル番号
Ｈ１から番号Ｈ６までの情報は、受信入力部３１からの
書込タイミングに続き、読出タイミングにより付加メモ
リ３３から読み出し、交換制御部３０の指示によるスイ
ッチメモリ３２のチャンネル番号６から番号２０までに
分散する６チャンネルに順次書き込まれる。

【００４７】送信出力部３４はスイッチメモリ３２が記
憶する情報を1544Kbpsの符号伝送速度でチャンネル番号
１から順次送出する。

【００４８】従って、Ｈ0 チャンネルの情報は順序を替
えることなく、受信入力部３１から付加メモリ３３に書
き込みのあった次のフレームで出力される。

【００４９】この場合、メモリの増加分は付加メモリだ
けであり、すなわち６つのＢチャンネル分の一つのＨ0
チャンネル用メモリ容量だけでよいうえ、二枚構成によ
る交互切替え手段を不要にする効果がある。

【００５０】図４は、一つの「２３Ｂ＋Ｄ」インタフェ
イス構造に二つのＨ0チャンネルを分割伝送する場合の
例を示すメモリ構成図である。

【００５１】この場合、所定のチャンネル識別子情報に
含まれるスロットマップに、二つのＨ0 チャンネルに対
応する位置指定を、新しく追加する。

【００５２】図４では、受信入力バッファでチャンネル
番号１から番号１１までの間の６チャンネルに分散する
第１のＨ0 チャンネルを付加メモリＨ01に、またチャン
ネル番号８から番号２３までの間の６チャンネルに分散
する第２のＨ0 チャンネルを付加メモリＨ02に、それぞ
れ一括記憶する。

【００５３】この情報は、順序を変えることなく、付加
メモリＨ01・Ｈ02それぞれがスイッチメモリ番号2,…,1
0,9,…,20 を介して出力される。

【００５４】この場合では１フレーム２４Ｂチャンネル
分のメモリ容量に対して（２×６＝）１２Ｂチャンネル
分の付加メモリだけでよいうえ、２４Ｂチャンネルの二
枚構成による交互切替えのタイミング回路およびバッフ
ァメモリを不要とする効果がある。

【００５５】次に、図５はインタフェイス構造Ｈ11チャ
ンネル（1536Kbps）がＨ0 チャンネル（384Kbps ）で４
分割された一例を示すタイムチャートである。

【００５６】図５によれば、１フレームはＨ0 チャンネ
ル（384Kbps ）の２６チャンネル（384K×26＝9984Kbp
s）で、10Ｍbps 回線である。

【００５７】Ｈ11チャンネルは受信バッファでチャンネ
ル番号2,9,11,25 に分割分散され、付加メモリで一括し
て情報を記憶する。次いで、交換制御部の制御により、
付加メモリ上のＨ11チャンネル情報は再び４分割され、
スイッチメモリのチャンネル番号1,6,8,20へ分散配置さ
れる。

【００５８】Ｈ11チャンネル以外にはＨ０チャンネルが
割り当てられる。

【００５９】本実施例では基本チャンネルをＨ0 チャン
ネル（384Kbps ）としたが、更に細かくＢチャンネル
（64Kbps）とするときは、Ｈ11チャンネルは２４分割さ
れることになる。

【００６０】本実施例の付加メモリおよびスイッチモリ
の書き込み／読み出しのタイミング速度は、（384K×26
＋1536K ＝）11.52 Ｍbps 以上にすることになる。

【００６１】上記実施例ではスイッチメモリおよび付加
メモリへの書き込み／読み出しのタイミング速度を、入
出力の符号伝送速度に付加メモリ分の符号伝送速度を加
えた速度として説明したが、二枚のスイッチメモリの代
りに、一枚のスイッチメモリおよび一枚以上の付加メモ
リを使用するので、設備する付加メモリと一枚のスイッ
チメモリとの容量差だけ、容量減を見込むことができ
る。

【００６２】付加メモリを二枚とし、交互切替えタイミ
ングとバッファメモリを設け、付加メモリを図１０に示
す従来のスイッチメモリと同様に使用しても、メモリ容
量を減少させることができる。

【００６３】例えば、一つの「２３Ｂ＋Ｄ」構造に一つ
のＨ0 チャンネル分の付加メモリ二枚を使用する場合、
１２Ｂチャンネル分のメモリ容量を減じることができ
る。この場合、メモリの交互切替えタイミング回路およ
びバッファは付加メモリ分だけ必要である。

【００６４】

【発明の効果】以上説明したように、本発明の分割Ｈチ
ャンネル交換伝送方式は、一枚のスイッチメモリに対し
て、分割するＨチャンネル情報分の付加メモリを設け、
受信した分散Ｈチャンネル情報を一旦、上述の付加メモ
リに一括記憶したのち、スイッチメモリに書き込む手段
を講じるので、一枚のスイッチメモリに対して少い容量
の付加メモリの追加で、分散された情報の順序を保持し
つつ交換伝送処理できるという経済性改善の効果があ
る。

【図面の簡単な説明】

【図１】本発明による「２３Ｂ＋Ｄ」インタフェイス構
造のメモリ構成およびスイッチ経路の一実施例を示す構
成接続図である。

【図２】図１を実現する一例を示す構成図である。

【図３】図１によるスイッチ処理手順の一例を示すタイ
ムチャートである。

【図４】図１で付加メモリを２倍にした一例を示す構成
接続路である。

【図５】図１のＢチャンネルをＨ0 チャンネルに、また
Ｈ0 チャンネルをＨ11チャンネルに、それぞれ変更した
一例を示す構成接続図である。

【図６】ＩＳＤＮ（網）とユーザとの接続関係の一例を
示す方式図である。

【図７】ＣＣＩＴＴ標準によるＢチャンネルおよびＨ0
チャンネル、並びにＢ・Ｈ0 混合チャンネルのそれぞれ
の一例を示すフレーム構成図である。

【図８】一枚のスイッチメモリでのスイッチ処理手順の
一例を示すタイムチャートである。

【図９】従来の一例を示すブロック構成図である。

【図１０】図９によるスイッチ処理の一例を示すタイム
チャートである。

【符号の説明】

３０ 交換制御部 ３１ 受信入力部 ３２ スイッチメモリ ３３ 付加メモリ ３４ 送信出力部

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＣＩＴＴ勧告Ｉシリーズに基づくＩＳ
   ＤＮ（サービス総合ディジタル網）のユーザ・網インタ
   フェイス構造によるＨチャンネルを、より小さなビット
   数のチャンネルに分割して１フレーム内に分散配置し交
   換伝送する分割Ｈチャンネル交換伝送装置において、 １フレーム内に分散配置した前記Ｈチャンネルの分割情
   報を受信フレームから順次取り出して記憶するＨチャン
   ネルのための付加メモリと、 前記受信フレーム内の非分割チャンネル情報及び前記付
   加メモリ内から、送信チャンネル位置に合わせたチャン
   ネル情報を交換制御部の制御により読み出し、前記交換
   制御部により指示されたチャンネルに記憶することでチ
   ャンネルの切り換えを行うスイッチメモリと、 このスイッチメモリから、記憶したチャンネル情報を順
   次取り出して送出する送信出力部とを有することを特徴
   とする分割Ｈチャンネル交換伝送装置。
2. 【請求項２】 前記付加メモリが１つの基本フレーム構
   造に対して少なくとも一つのＨチャンネル分の記憶容量
   を有し、かつ前記交換制御部が前記付加メモリ及び前記
   スイッチメモリの書き込み及び読み出しを１フレーム内
   で連続させ、この実行タイミングを基本の１フレーム分
   に前記付加メモリの容量を加えた符号伝送速度以上とす
   ることを特徴とする請求項１記載の分割Ｈチャンネル交
   換伝送装置。
3. 【請求項３】 前記付加メモリが１つの基本フレーム構
   造に対して一つのＨチャンネル分の記憶容量を有する二
   つのメモリで構成され、かつ前記交換制御部が一方の前
   記付加メモリに受信情報を書き込み記憶するとき他方の
   前記付加メモリから記憶情報を前記スイッチメモリに読
   み出すことを特徴とする請求項１記載の分割Ｈチャンネ
   ル交換伝送装置。