JPS59216391A - 時間スイツチ - Google Patents
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- JPS59216391A JPS59216391A JP9003183A JP9003183A JPS59216391A JP S59216391 A JPS59216391 A JP S59216391A JP 9003183 A JP9003183 A JP 9003183A JP 9003183 A JP9003183 A JP 9003183A JP S59216391 A JPS59216391 A JP S59216391A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、時分割交換機の時分割スイッチなどにおいて
、タイムスロット入替えばかりでなく、速度変換および
多重化または多重分離をも行うだめの時間スイッチに関
するものである。
、タイムスロット入替えばかりでなく、速度変換および
多重化または多重分離をも行うだめの時間スイッチに関
するものである。
現在のディジタル電話網において、音声信号は、周期１
２５μｓ、データ８ビツト／周期の６４ｋｂ／Ｓディジ
タル信号として交換・伝送される。したがって、ディジ
タル電話網に供される時分割交換機は、一般に６４ｋｂ
／ｓ単位での交換を行うように開発されている。
２５μｓ、データ８ビツト／周期の６４ｋｂ／Ｓディジ
タル信号として交換・伝送される。したがって、ディジ
タル電話網に供される時分割交換機は、一般に６４ｋｂ
／ｓ単位での交換を行うように開発されている。
一方、ファクシミリ通信、データ通信等のよう々６４ｋ
ｂ／Ｓ未満の速度で充分であるサービスに対しても経済
的に対応しうるべく 、８ ｋ ｂ／ ｓ Ｘ Ｎ（Ｎ
＝１．２，４．８）の多元速度を扱うことができる多元
ディジタル網の実現が切望されている。
ｂ／Ｓ未満の速度で充分であるサービスに対しても経済
的に対応しうるべく 、８ ｋ ｂ／ ｓ Ｘ Ｎ（Ｎ
＝１．２，４．８）の多元速度を扱うことができる多元
ディジタル網の実現が切望されている。
第１図は、多元ディジタル網に対応する従来の時分割交
換機の通話路系の一例の構成図である。
換機の通話路系の一例の構成図である。
ここで、１は、Ｔ（時間スイッチ）×Ｓ（空間スイッチ
）×Ｔ（時間スイッチ）構成の時分割スイッチ、２は、
伝送路１０１からのベアラ多重化信号（端末等に固有の
ベアラ速度での多重化が行われた信号）をユニバーサル
信号（ベアラ信号について速度変換をして得た時分割交
換用の基本速度信号、たとえば６４ ｋｂ／Ｓ信号）に
変換するベアラユニバーサル多重変換装置、３は、ユニ
バーサル信号をベアラ多重化信号に変換して伝送路１０
４に送出するユニバーサルベアラ多重化変換装置である
。
）×Ｔ（時間スイッチ）構成の時分割スイッチ、２は、
伝送路１０１からのベアラ多重化信号（端末等に固有の
ベアラ速度での多重化が行われた信号）をユニバーサル
信号（ベアラ信号について速度変換をして得た時分割交
換用の基本速度信号、たとえば６４ ｋｂ／Ｓ信号）に
変換するベアラユニバーサル多重変換装置、３は、ユニ
バーサル信号をベアラ多重化信号に変換して伝送路１０
４に送出するユニバーサルベアラ多重化変換装置である
。
伝送路１０１上では、８ｋｂ／ＳＸＮ （Ｎ＝１゜２．
４）信号の８／Ｎ回線分が６４ｋｂ／ｓの１タイムスロ
ツトに多重化されている（当然ながらＮ＝８のベアラ速
度６４ｋｂ／Ｓについてはベアラ多重化はありえない。
４）信号の８／Ｎ回線分が６４ｋｂ／ｓの１タイムスロ
ツトに多重化されている（当然ながらＮ＝８のベアラ速
度６４ｋｂ／Ｓについてはベアラ多重化はありえない。
）。ベアラユニバーサル多重変換装置２は、その入力を
Ｎ個のユニバーサル信号（６４ｋｂ／ｓ ）に変換して
内部ノ・イウエイ１０２へ送出する。
Ｎ個のユニバーサル信号（６４ｋｂ／ｓ ）に変換して
内部ノ・イウエイ１０２へ送出する。
このユニバーサル信号は、時分割スイッチ１で６４ｋｌ
）／ｓ年単位交換されたのち、内部ハイウェイ１０３を
経てユニバーサルベアラ多重変換装置３に入力され、こ
こでベアラ多重化信号に逆変換されて伝送路１０４へ送
出される。
）／ｓ年単位交換されたのち、内部ハイウェイ１０３を
経てユニバーサルベアラ多重変換装置３に入力され、こ
こでベアラ多重化信号に逆変換されて伝送路１０４へ送
出される。
更に、上記の両多重変換装置２，３について詳細に説明
する。
する。
まず、第２図は、ベアラユニバーサル多重変換装置の一
例のブロック図である。
例のブロック図である。
ここで、２１は、分離回路、２２，２３．２４は、それ
ぞれ、８ｋｂ／ＳＸ８のベアラ多重化信号をユニバーサ
ル信号（６４ｋｂ／５）Ｘ８へ、１６ｋｂ／ＳＸ４のベ
アラ多重化信号をユニバーサル信号×４へ、また３２ｋ
ｂ／Ｓ×２のベアラ多重化信号をユニバーサル信号×２
へ変換するだめの変換回路、２５は、多重化回路である
。
ぞれ、８ｋｂ／ＳＸ８のベアラ多重化信号をユニバーサ
ル信号（６４ｋｂ／５）Ｘ８へ、１６ｋｂ／ＳＸ４のベ
アラ多重化信号をユニバーサル信号×４へ、また３２ｋ
ｂ／Ｓ×２のベアラ多重化信号をユニバーサル信号×２
へ変換するだめの変換回路、２５は、多重化回路である
。
伝送路１０１は、８ｋｂ／ＳＸ８のベアラ多重化がされ
たタイムスロット≠１．１６ｋｂ／ＳＸ４のベアラ多重
化がされたタイムスロット＋２．３２ｋｂ／ＳＸ２のタ
イムスロット≠３およびベアラ速度６４ｋｂ／ｓの信号
のだめのタイムスロット＋４から構成されている。
たタイムスロット≠１．１６ｋｂ／ＳＸ４のベアラ多重
化がされたタイムスロット＋２．３２ｋｂ／ＳＸ２のタ
イムスロット≠３およびベアラ速度６４ｋｂ／ｓの信号
のだめのタイムスロット＋４から構成されている。
分離回路２１は、上記各信号をタイムスロット＋１〜＋
４別に分離して各対応するり一ド２６゜２７．２８．２
９に出力する。
４別に分離して各対応するり一ド２６゜２７．２８．２
９に出力する。
変換回路２２，２３．２４は、各ベアラ速度８ｋｂ／Ｓ
、 １６ ｋｂ／Ｓ 、 ３２ ｋｂ／Ｓ 対応に
設けられたもので、各ベアラ多重の分離と各ベアラ速度
のユニバーサル速度（６４ｋｌ）／ｓ ）への変換とを
行い、リード３７’Ａ、３７Ａ、３８Ａへ送出を１．る
。
、 １６ ｋｂ／Ｓ 、 ３２ ｋｂ／Ｓ 対応に
設けられたもので、各ベアラ多重の分離と各ベアラ速度
のユニバーサル速度（６４ｋｌ）／ｓ ）への変換とを
行い、リード３７’Ａ、３７Ａ、３８Ａへ送出を１．る
。
このようにして得られたユニバーサル信号は、多重化回
路２５で多重化されて内部・・イウエイ１０２へ送出さ
れる。なお、ベアラ速度６４ｋｂ／Ｓの信号については
速度変換を行う必要がなく、分離回路２１で分離された
のち、直ちに多重化回路２５に入力される。
路２５で多重化されて内部・・イウエイ１０２へ送出さ
れる。なお、ベアラ速度６４ｋｂ／Ｓの信号については
速度変換を行う必要がなく、分離回路２１で分離された
のち、直ちに多重化回路２５に入力される。
次に、第３図は、ユニバーサル−くアラ多重変換装置の
一例のブロック図である。
一例のブロック図である。
ここで、３１は、分離回路、３２，３３．３４は、それ
ぞれ、ユニバーサル信号×８を８ｋｂ／Ｓ×８のベアラ
多重化信号へ、ユニノく−サル信号×４を１６ｋｂ／Ｓ
Ｘ４のベアラ多重化信号さ、また、ユニバーサル信号×
２を３２ｋｂ／Ｓのベアラ多重化信号へ変換するだめの
変換回路、３５は、多重化回路である。
ぞれ、ユニバーサル信号×８を８ｋｂ／Ｓ×８のベアラ
多重化信号へ、ユニノく−サル信号×４を１６ｋｂ／Ｓ
Ｘ４のベアラ多重化信号さ、また、ユニバーサル信号×
２を３２ｋｂ／Ｓのベアラ多重化信号へ変換するだめの
変換回路、３５は、多重化回路である。
内部ハイウェイ１０３は、ベアラ速度８ｋｂ／Ｓの信号
に関するユニバーサル信号のタイムスロット＋１〜＋−
８、ベアラ速度１６ｋｂ／Ｓの信号に関する同タイムス
ロット≠９〜≠１２、ベアラ速度３２ｋｂ／Ｓの信号に
関する同タイムスロット≠１３゜≠１４およびベアラ速
度６４ｋｂ／Ｓの信号のタイムスロット４１＝１５から
構成されている。
に関するユニバーサル信号のタイムスロット＋１〜＋−
８、ベアラ速度１６ｋｂ／Ｓの信号に関する同タイムス
ロット≠９〜≠１２、ベアラ速度３２ｋｂ／Ｓの信号に
関する同タイムスロット≠１３゜≠１４およびベアラ速
度６４ｋｂ／Ｓの信号のタイムスロット４１＝１５から
構成されている。
分離回路３１は、上記各信号を各タイムスロット＋−１
〜≠１５別に分離し、その＋−１〜≠８はり一ド３６に
、同≠９へ・＋１２はリード３７に、同＋１３．≠１４
はり一ド３８に、また同＋−１５はり一ド３９に送出す
る。
〜≠１５別に分離し、その＋−１〜≠８はり一ド３６に
、同≠９へ・＋１２はリード３７に、同＋１３．≠１４
はり一ド３８に、また同＋−１５はり一ド３９に送出す
る。
変換回路３２，３３．３４は、各ベアラ速度８ｋｂ／ｓ
、１６ｋｂ／ｓ、３２ｋｂ／Ｓ 対応に設けられたも
ので、各ベアラ速度対応にユニバーサル信号からベアラ
信号への速度変換を行うとともに、６４ｋｂ／Ｓのベア
ラ多重化を行う。
、１６ｋｂ／ｓ、３２ｋｂ／Ｓ 対応に設けられたも
ので、各ベアラ速度対応にユニバーサル信号からベアラ
信号への速度変換を行うとともに、６４ｋｂ／Ｓのベア
ラ多重化を行う。
このようにして得られだ６４ｋｂ／Ｓのベアラ多重化信
号は、リード３６Ａ、３７Ａ、３８Ａへ送出され、リー
ド３９の６４ｋｂ／Ｓ信号とともに、多重化回路３５で
多重化されて伝送路１０４へ送出される。
号は、リード３６Ａ、３７Ａ、３８Ａへ送出され、リー
ド３９の６４ｋｂ／Ｓ信号とともに、多重化回路３５で
多重化されて伝送路１０４へ送出される。
このように、上述の従来例は、時分割スイッチ１の前後
に相当に複雑な上記の両多重変換装置２゜３が別途に必
要であるので不経済であるとともに、各タイムスロット
とベアラ速度とが固定的に割り付けられてしまうのでベ
アラ速度間のトラヒック変動に対しても柔軟に対処する
ことができない。
に相当に複雑な上記の両多重変換装置２゜３が別途に必
要であるので不経済であるとともに、各タイムスロット
とベアラ速度とが固定的に割り付けられてしまうのでベ
アラ速度間のトラヒック変動に対しても柔軟に対処する
ことができない。
これは、上記時分割スイッチ１が、例えばＴ×ＳＸＴ構
成のもので、基本速度６４ｋｂ／Ｓ単位でのみ交換を行
うように考えられており、特に時間スイッチＴとし′て
、６４ｋｂ／ｓ単位で固定したタイムスロット入替え機
能のみのものしかなく、ベアラ信号・ユニバーサル信号
間の速度変換およびベアラ多重化・多重分離の機能をも
有するものが存在しなかったからである。
成のもので、基本速度６４ｋｂ／Ｓ単位でのみ交換を行
うように考えられており、特に時間スイッチＴとし′て
、６４ｋｂ／ｓ単位で固定したタイムスロット入替え機
能のみのものしかなく、ベアラ信号・ユニバーサル信号
間の速度変換およびベアラ多重化・多重分離の機能をも
有するものが存在しなかったからである。
本発明の目的は、上記した従来技術の困難を克服し、ベ
アラ信号・ユニバーサル信号相互間の速度変換およびベ
アラ多重化に対して特別の装置を設ける必要がなく、ベ
アラ速度間のトラヒック変動にも融通性がある時分割ス
イッチを実現するだめの時間スイッチを提供することに
ある。
アラ信号・ユニバーサル信号相互間の速度変換およびベ
アラ多重化に対して特別の装置を設ける必要がなく、ベ
アラ速度間のトラヒック変動にも融通性がある時分割ス
イッチを実現するだめの時間スイッチを提供することに
ある。
本発明に係る時間スイッチの構成は、入ノ・イウエイか
らのデータの書込みを、その各タイムスロットに対応す
る固定アドレス指定によって行うとともに、そのデータ
の読出しを、出・・イウエイの各タイムスロットに対応
する可変アドレス指定によって行う通話路メモリと、そ
れから読出したデータを変換モード指定に応じてユニバ
ーサル信号へ変換する変換回路と、上記通話路メモリに
対する可変アドレス指定および上記変換回路に対する変
換モード指定を同期して与える保持メモリとを具備する
ようにしたものである。
らのデータの書込みを、その各タイムスロットに対応す
る固定アドレス指定によって行うとともに、そのデータ
の読出しを、出・・イウエイの各タイムスロットに対応
する可変アドレス指定によって行う通話路メモリと、そ
れから読出したデータを変換モード指定に応じてユニバ
ーサル信号へ変換する変換回路と、上記通話路メモリに
対する可変アドレス指定および上記変換回路に対する変
換モード指定を同期して与える保持メモリとを具備する
ようにしたものである。
なお、これを要するに、通話路メモリについてシーケン
ンヤル書込み、ランダム読出しを行い、複数タイムスロ
ットへの多重分配を可能にするとともに、その多重分配
をされた信号を上記変換回路においてタイムスロット単
位でユニバーサル信号に変換するものである。
ンヤル書込み、ランダム読出しを行い、複数タイムスロ
ットへの多重分配を可能にするとともに、その多重分配
をされた信号を上記変換回路においてタイムスロット単
位でユニバーサル信号に変換するものである。
したがって、この時間スイッチを時分割スイッチの初段
スイッチとして使用することにより、前述の従来例にお
けるベアラユニバーサル多重変換装置２を不要とし、大
幅な経済化を達成しようとするものである。
スイッチとして使用することにより、前述の従来例にお
けるベアラユニバーサル多重変換装置２を不要とし、大
幅な経済化を達成しようとするものである。
以下、本発明の実施例を図に基づいて説明する。
第４図は、本発明に係る時間スイッチの一実施例のブロ
ック図、第５図は、その主要部タイミングチヤードであ
る。
ック図、第５図は、その主要部タイミングチヤードであ
る。
ここで、１０は８ビツトのシフトレジスタ、１１は８ビ
ツトのレジスタ、１２は８ビツト。
ツトのレジスタ、１２は８ビツト。
１６語の通話路メモリ、１３は変換回路、１４は８ビツ
トのレジスタ、１５はカウンタ、１６は９ビツト、１６
語の保持メモリである。なお、第５図の各波形には、第
４図の対応するリード番号と同一の番号が付与しである
。
トのレジスタ、１５はカウンタ、１６は９ビツト、１６
語の保持メモリである。なお、第５図の各波形には、第
４図の対応するリード番号と同一の番号が付与しである
。
入ハイウェイ２０１は、例えば、各８ビツト構成の４タ
イムスロットＴＳＯ−Ｔａ２が８ ｋ ＨＺ周期で多重
化された２ ５６ ｋｌ）／ｓのノ・イウエイであり、
そのデータは、シフトレジスタ１０にクロック２０２で
蓄えられ、１タイムスロット分だけシフトされた後にク
ロック２０３でレジスタ１１に並列にセットされる。そ
して、カウンタ１５から与えられるアドレスに従い、通
話路メモリ１２の対応アドレスにクロック２０９によっ
て書込まれる。ここで、上記タイムスロットＴＳＯ〜３
は、上記アドレス０〜３に対応している（固定アドレス
指定）。
イムスロットＴＳＯ−Ｔａ２が８ ｋ ＨＺ周期で多重
化された２ ５６ ｋｌ）／ｓのノ・イウエイであり、
そのデータは、シフトレジスタ１０にクロック２０２で
蓄えられ、１タイムスロット分だけシフトされた後にク
ロック２０３でレジスタ１１に並列にセットされる。そ
して、カウンタ１５から与えられるアドレスに従い、通
話路メモリ１２の対応アドレスにクロック２０９によっ
て書込まれる。ここで、上記タイムスロットＴＳＯ〜３
は、上記アドレス０〜３に対応している（固定アドレス
指定）。
一方、通話路メモリ１２の読出しは、保持メモリ１６の
記憶内容に従って行われる。すなわち、保持メモリ１６
の読出しアドレス２１５の値は、出ハイウェイ２０８の
接続すべきタイムスロット番号と一致しており（可変ア
ドレス指定）、保持メモリ１６の対応アドレスには、入
ハイウェイ２０１のタイムスロット番号と変換回路１３
の変換モードとが記憶されている。
記憶内容に従って行われる。すなわち、保持メモリ１６
の読出しアドレス２１５の値は、出ハイウェイ２０８の
接続すべきタイムスロット番号と一致しており（可変ア
ドレス指定）、保持メモリ１６の対応アドレスには、入
ハイウェイ２０１のタイムスロット番号と変換回路１３
の変換モードとが記憶されている。
そして、保持メモリ１６がら読出された入ハイウェイ２
０１のタイムスロット指定２１７に従い、通話路メモリ
１２から、前記動作で書込まれた入ハイウェイ２０１の
該当タイムスロットのデータが読出される。このデータ
は、保持メモリ１６から読出された変換モードによって
変換回路１３でユニバーサル信号に変換されたのち、ク
ロック２１０によってレジスタ１４にセットされ、出ハ
イウェイ２０８に出力される。
０１のタイムスロット指定２１７に従い、通話路メモリ
１２から、前記動作で書込まれた入ハイウェイ２０１の
該当タイムスロットのデータが読出される。このデータ
は、保持メモリ１６から読出された変換モードによって
変換回路１３でユニバーサル信号に変換されたのち、ク
ロック２１０によってレジスタ１４にセットされ、出ハ
イウェイ２０８に出力される。
次に、入ハイウェイ２０１のタイムスロットＴＳ１にベ
アラ速度３２ｋｂ／ｓの２つの信号のデータＡ、Ｂが多
重化されており、これを出ハイウェイ２０８のタイムス
ロットＴＳ６と同７とに分離してユニバーサル信号化す
る場合を例として、さらに詳細に本時間スイッチの動作
を説明する。
アラ速度３２ｋｂ／ｓの２つの信号のデータＡ、Ｂが多
重化されており、これを出ハイウェイ２０８のタイムス
ロットＴＳ６と同７とに分離してユニバーサル信号化す
る場合を例として、さらに詳細に本時間スイッチの動作
を説明する。
本動作は、入ハイウェイ２０１のタイムスロットＴＳ１
のデータＡを出ハイウェイ２０８のタイムスロットＴＳ
６にスイッチしてユニバーサル信号に変換する接続と、
入ノ・イウエイ２０１のタイムスロットＴＳ１のデータ
Ｂを出ハイウェイ２０８のタイムスロッ）Ｔ８７にスイ
ッチしてユニバーサル信号変換する接続とから構成され
る。
のデータＡを出ハイウェイ２０８のタイムスロットＴＳ
６にスイッチしてユニバーサル信号に変換する接続と、
入ノ・イウエイ２０１のタイムスロットＴＳ１のデータ
Ｂを出ハイウェイ２０８のタイムスロッ）Ｔ８７にスイ
ッチしてユニバーサル信号変換する接続とから構成され
る。
第６図は、その接続命令のフォーマット図であって、保
持メモリ１６に送出される接続命令のフオマットを示し
ている。また、第７図は、変換真理値の説明図であって
、変換モードのコーディングと変換回路１３の真理値と
の関係を示しており、ビット■５〜工９で指定される変
換モードに対応し、変換回路１３は入力Ｘ１〜８に対し
て出力Ｙｌ〜８を送出する。さらに、第８図は、上記の
変換回路１３の詳細ブロック図であって、上記真理値に
従って変換処理を行うものである。その２０〜２６は２
人力、１出力のセレクタ、２７〜３４は４人力、１出力
のセレクタであって、制御入力Ｃ１〜Ｃ５に従って選択
動作を行う。
持メモリ１６に送出される接続命令のフオマットを示し
ている。また、第７図は、変換真理値の説明図であって
、変換モードのコーディングと変換回路１３の真理値と
の関係を示しており、ビット■５〜工９で指定される変
換モードに対応し、変換回路１３は入力Ｘ１〜８に対し
て出力Ｙｌ〜８を送出する。さらに、第８図は、上記の
変換回路１３の詳細ブロック図であって、上記真理値に
従って変換処理を行うものである。その２０〜２６は２
人力、１出力のセレクタ、２７〜３４は４人力、１出力
のセレクタであって、制御入力Ｃ１〜Ｃ５に従って選択
動作を行う。
なお、上記以外のベアラ速度等の例については、第６図
、第７図から類推が容易であるので説明を省略する。
、第７図から類推が容易であるので説明を省略する。
図には示されていない交換機の制御装置は、アドレスバ
ス２１２．ｙ−タバス２１１により、出タイムスロット
、入タイムスロット、変換モード（速度クラス、ビット
位置指定）を指定し、クロック線２１３への書込信号に
よって保持メモリ１６に接続命令を書込む。すなわち、
第１接続命令で保持メモリの”０１１０”番地にデータ
“罰ｏｏｔｉｏｏｏｏ”が、また、第２接続命令で“’
０１１１’”番地にデータ” ０００１１０００１
”が書込まれる。
ス２１２．ｙ−タバス２１１により、出タイムスロット
、入タイムスロット、変換モード（速度クラス、ビット
位置指定）を指定し、クロック線２１３への書込信号に
よって保持メモリ１６に接続命令を書込む。すなわち、
第１接続命令で保持メモリの”０１１０”番地にデータ
“罰ｏｏｔｉｏｏｏｏ”が、また、第２接続命令で“’
０１１１’”番地にデータ” ０００１１０００１
”が書込まれる。
出ハイウェイ２０８のタイムスロットＴＳ６に対応する
タイミングで保持メモリ１６０番地”０１１０”の記憶
内容″０００１１００００”が読出され、入タイムスロ
ットに対応する上位４ビット０１〜０４ ＝ ” ００
０１ ”は、通話路メモリ１２の読出アドレスＲＡＩ〜
ＲＡ４に、変換モードに対応する下位５ビット０５〜０
９−”１００００”’は、変換回路１３０制御信号０１
〜Ｃ５に入力される。
タイミングで保持メモリ１６０番地”０１１０”の記憶
内容″０００１１００００”が読出され、入タイムスロ
ットに対応する上位４ビット０１〜０４ ＝ ” ００
０１ ”は、通話路メモリ１２の読出アドレスＲＡＩ〜
ＲＡ４に、変換モードに対応する下位５ビット０５〜０
９−”１００００”’は、変換回路１３０制御信号０１
〜Ｃ５に入力される。
なお、上記データの上位２ピツ）（０５０６）ｎ １０
＋＋はベアラ速度３２ｋｂ／Ｓに対応するもので、例
えば、他には’ ｏ ｏ ”が８ｋｂ／ｓの速度クラス
に、ｎ ０１＋＋が１６ｋｂ／Ｓの速度クラスに、また
、＋１１１１＋が６４ｋｂ／Ｓの速度クラスに対応する
ものである。
＋＋はベアラ速度３２ｋｂ／Ｓに対応するもので、例
えば、他には’ ｏ ｏ ”が８ｋｂ／ｓの速度クラス
に、ｎ ０１＋＋が１６ｋｂ／Ｓの速度クラスに、また
、＋１１１１＋が６４ｋｂ／Ｓの速度クラスに対応する
ものである。
通話路メモリ１２から入ハイウェイ２０１のタイムスＯ
ットＴＳ１のデータ゛”ｌ ｂ、 ｃ、 ｃｔ、 ｅ。
ットＴＳ１のデータ゛”ｌ ｂ、 ｃ、 ｃｔ、 ｅ。
ｆ、ｇ、ｈ”が読出されて変換回路１３の入力Ｘ１〜Ｘ
８に入力されると、変換ビット位置指定に応じ、その出
力￥１〜￥８からデータ゛’ａａｃｃｅｅｇｇ”が送出
されてクロック２１０でレジスタ１４にセットされる。
８に入力されると、変換ビット位置指定に応じ、その出
力￥１〜￥８からデータ゛’ａａｃｃｅｅｇｇ”が送出
されてクロック２１０でレジスタ１４にセットされる。
すなわち、入ハイウェイ２０１のタイムスロッ）ＴＳＩ
の偶数ビットに対応する速度３２ｋｂ／Ｓ信号のデータ
は、出ハイウェイ２０８のタイムスロツ）ＴＳ６に６４
ｋｂ／Ｓのユニバーサル信号トして出力される。同様に
して、入ハイウェイ２０１のタイムスロットＴＳ１の奇
数ビットに対応する速度３２ ｋｂ／Ｓの信号データは
、出ハイウェイ２０８のタイムスロットＴＳ７に６４ｋ
ｂ／Ｓのユニバーサル信号として出力される。
の偶数ビットに対応する速度３２ｋｂ／Ｓ信号のデータ
は、出ハイウェイ２０８のタイムスロツ）ＴＳ６に６４
ｋｂ／Ｓのユニバーサル信号トして出力される。同様に
して、入ハイウェイ２０１のタイムスロットＴＳ１の奇
数ビットに対応する速度３２ ｋｂ／Ｓの信号データは
、出ハイウェイ２０８のタイムスロットＴＳ７に６４ｋ
ｂ／Ｓのユニバーサル信号として出力される。
本実施例では、入ハイウェイ２０１の多重度をｍ１出ハ
イウエイ２０８の多重度をｎとすると、ｍ＝４．ｎ＝１
６す彦わちｍ（ｎであるが、許容されるブロック率の範
囲内でｍ−ｎまたはｍ）ｎとして集線機能を持たせるこ
とも可能である。
イウエイ２０８の多重度をｎとすると、ｍ＝４．ｎ＝１
６す彦わちｍ（ｎであるが、許容されるブロック率の範
囲内でｍ−ｎまたはｍ）ｎとして集線機能を持たせるこ
とも可能である。
上記実施例の説明からも明らかなように、本発明によれ
ば、従来の時間スイッチに対して、保持メモリのビット
幅の拡張と１、符号変換回路とを付加するだけで、多元
ベアラ速度の信号を扱いうろことになるので、時分割ス
イッチの大幅な経済化が得られるとともに、その扱いう
るトラヒック量は各ベアラ信号のトラヒックの合計にの
み依存し、各ベアラ信号のトラヒック比率には依存しな
いので、ベアラ信号間のトラヒック変動に対して極めて
大きい融通性が得られ、その効果は顕著である。
ば、従来の時間スイッチに対して、保持メモリのビット
幅の拡張と１、符号変換回路とを付加するだけで、多元
ベアラ速度の信号を扱いうろことになるので、時分割ス
イッチの大幅な経済化が得られるとともに、その扱いう
るトラヒック量は各ベアラ信号のトラヒックの合計にの
み依存し、各ベアラ信号のトラヒック比率には依存しな
いので、ベアラ信号間のトラヒック変動に対して極めて
大きい融通性が得られ、その効果は顕著である。
第１図は、多元ディジタル網に対応する時分割交換機の
通話路系の一例の構成図、第２図は、そのベアラユニバ
ーサル多重変換装置の一例のブロック図、第３図は、同
ユニバーサルベアラ多重変換装置の一例のブロック図、
第４図は、本発明に係る時間スイッチの一実施例のブロ
ック図、第５図は、その主要部タイミングチャート、第
６図は、同接続命令のフォーマット図、第７図は、同変
換真理値の説明図、第８図は、同変換回路の一実施例の
詳細ブロック図である。 １０・・・シフトレジスタ、１１・・・レジスタ、１２
・・・通話路メモリ、１３・・・変換回路、１４・・・
レジスタ、１５・・・カウンタ、１６・・・保持メモリ
、２０〜２６・・・２人力、１出力のセレクタ、２７〜
３４・・・４人力、ｌ出力のセレクタ。 代理人 弁理士 福田幸作 第１図 ＄Ｚ氏 第３ 図 第４図
通話路系の一例の構成図、第２図は、そのベアラユニバ
ーサル多重変換装置の一例のブロック図、第３図は、同
ユニバーサルベアラ多重変換装置の一例のブロック図、
第４図は、本発明に係る時間スイッチの一実施例のブロ
ック図、第５図は、その主要部タイミングチャート、第
６図は、同接続命令のフォーマット図、第７図は、同変
換真理値の説明図、第８図は、同変換回路の一実施例の
詳細ブロック図である。 １０・・・シフトレジスタ、１１・・・レジスタ、１２
・・・通話路メモリ、１３・・・変換回路、１４・・・
レジスタ、１５・・・カウンタ、１６・・・保持メモリ
、２０〜２６・・・２人力、１出力のセレクタ、２７〜
３４・・・４人力、ｌ出力のセレクタ。 代理人 弁理士 福田幸作 第１図 ＄Ｚ氏 第３ 図 第４図
Claims (1)
- 【特許請求の範囲】 １゜入ハイウェイからのデータの書込みを、その各タイ
ムスロットに対応する固定アドレス指定によって行うと
ともに、そのデータの読出しを、出ハイウェイの各タイ
ムスロットに対応する可変アドレス指定によって行う通
話路メモリと、それから読出しだデータを変換モード指
定に応じてユニバーサル信号へ変換する変換回路と、上
記通話路メモリに対する可変アドレス指定および上記変
換回路に対する変換モード指定を同期して与える保持メ
モリとを具備して構成した時間スイッチ。 ２、特許請求の範囲第１項記載のものにおいて、変換回
路に対する変換モード指定を、速度クラスと変換ビット
位置指定とからなるようにしだ時間スイッチ。 ３、特許請求の範囲第１項または第２項記載のものにお
いて、出入の各タイムスロットのビット長が８であり、
まだ速度クラスが６４ ｋｂ／Ｓ、 ３３ｋｂ／ｓ、
１６ ｋｌ）／ｓもしくは８ｋｂ／Ｓのいずれか、ま
たは任意の複数の組合せである時間スイッチ。 ４、特許請求の範囲第３項記載のものにおいて、速度ク
ラス６４ｋｌ）／ｓの変換モードのときは、変換回路へ
の入力８ビツトが、そのｉｔ出力８ビットとなるように
しだ時間スイッチ。 ５、特許請求の範囲第３項記載のものにおいて、速度ク
ラス３２ｋｂ／Ｓの変換モードのときは、変換ピット位
置指定に応じ、変換回路への入力８ビツトを連続２ビッ
トごと区切り、それぞれ、いずれか一方の指定ビットと
同一内容の各連続２ビットに変換して出力８ビツトとす
るようにした時間スイッチ。 ６゜特許請求の範囲第３項記載のものにおいて、速度ク
ラス１６ｋｂ／Ｓの変換モードのときは、変換ピット位
置指定に応じ、変換回路への入力８ビットヲ上位および
下位の各４ビツトに区切り、それぞれ、いずれか１つの
指定ビットと同一内容の上位および下位の各４ビツトに
変換して出力８ビツトとするようにしだ時間スイッチ。 ７、特許請求の範囲第３項記載のものにおいて、速度ク
ラス８ｋｂ／Ｓの変換モードのときは、変換ビット位置
指定に応じ、変換回路への入力８ビツトを、すべて、い
ずれか１つの指定ビットと同一内容のものに変換して出
力８ビツトとするようにした時間スイン：ｙ′。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090031A JPH0634547B2 (ja) | 1983-05-24 | 1983-05-24 | 時間スイッチ |
| EP84105804A EP0126484B1 (en) | 1983-05-24 | 1984-05-22 | Time switch in a time division switching network |
| DE8484105804T DE3485380D1 (de) | 1983-05-24 | 1984-05-22 | Zeitstufe eines zeitmultiplex-koppelfeldes. |
| US06/613,392 US4680752A (en) | 1983-05-24 | 1984-05-23 | Time switch in a time division switching network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090031A JPH0634547B2 (ja) | 1983-05-24 | 1983-05-24 | 時間スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216391A true JPS59216391A (ja) | 1984-12-06 |
| JPH0634547B2 JPH0634547B2 (ja) | 1994-05-02 |
Family
ID=13987293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090031A Expired - Lifetime JPH0634547B2 (ja) | 1983-05-24 | 1983-05-24 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634547B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799095A (en) * | 1980-12-12 | 1982-06-19 | Fujitsu Ltd | Memory switch control system of same speed in small bundle |
-
1983
- 1983-05-24 JP JP58090031A patent/JPH0634547B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799095A (en) * | 1980-12-12 | 1982-06-19 | Fujitsu Ltd | Memory switch control system of same speed in small bundle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0634547B2 (ja) | 1994-05-02 |
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