JPS6251897A - Time division channel - Google Patents
Time division channelInfo
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- JPS6251897A JPS6251897A JP19178085A JP19178085A JPS6251897A JP S6251897 A JPS6251897 A JP S6251897A JP 19178085 A JP19178085 A JP 19178085A JP 19178085 A JP19178085 A JP 19178085A JP S6251897 A JPS6251897 A JP S6251897A
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- holding memory
- address
- memory
- acm
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割通話路に関し、特に保持メモリを冗長
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロットの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to time-division communication channels, and in particular, it is possible to exchange time slots even when the holding memory is rewritten, without making the holding memory redundant or increasing the operating speed. This invention relates to a time-division communication path that can increase the efficiency of the communication path by making it possible to perform the following operations.
本発明は、時分割通話路を構成する保持メモリを冗長に
したり、保持メモリを高速動作させることなく、通話路
の効率を１００％に向上させるため、保持メモリの読み
出しアドレスと書き込みアドレスとを比較する回路を設
けて５保持メモリの内容を書き替えたいアドレスと保持
メモリの読み出しアドレスとが一致したとき、同じタイ
ミングで書き替えを行うことにより、交換できないタイ
ムスロットを皆無にした。The present invention compares the read address and the write address of the holding memory in order to improve the efficiency of the communication path to 100% without making the holding memory that constitutes the time-sharing communication path redundant or operating the holding memory at high speed. By providing a circuit to rewrite the contents of the holding memory (5) and performing the rewriting at the same timing when the address at which the content of the holding memory is to be rewritten matches the read address of the holding memory, there are no time slots that cannot be exchanged.
ディジタル交換機におけるディジタル通話路の基本は、
タイムスロットの入替機能を持っている時間スイッチで
、音声情報ビット列群の書込み。The basics of digital communication paths in digital exchanges are:
Write audio information bit strings using a time switch that has a time slot switching function.
記憶、読出しができるメモリ素子により、入替えが行わ
れる。しかし、時間スイッチのみで大容量のディジタル
通話路を構成するには、動作速度に制限があるため、交
換機能を拡大してハイウェイ相互間のタイムスロットの
乗換えが必要となる。Replacement is performed using a memory element that can store and read data. However, in order to construct a large-capacity digital communication path using only time switches, there is a limit to the operating speed, so it is necessary to expand the switching function and transfer time slots between highways.
第４図は、従来の時分割通話路の構成図である。FIG. 4 is a block diagram of a conventional time-division communication path.
第４図において、ＩＨＷは入力データハイウェイ、ＳＰ
Ｍは通話路メモリ、ＯＨＷは出力データハイウェイ、Ｓ
ＩＲは通話路メモリ入力レジスタ、Ｓ○Ｒは通話路メモ
リ出力レジスタ、５ＡＤＲは通話路メモリ・アドレスレ
ジスタ、５ＥＬ−１，５ＥＬ−２はセレクタ、ＡＨＷは
保持メモリ入力ハイウエイ、ＡＩＲは保持メモリ入力レ
ジスタ、ＡＣＭは保持メモリ、ＡＡＤＲは保持メモリ・
アドレスレジスタ、ＣＴＲはカウンタ、ＡＩＡＲは保持
メモリ・アドレス入力レジスタ、ＡＡＨＷは保持メモリ
・アドレス入力ハイウェイである。また、通話路メモリ
ＳＰＭ中のＤｉ、ＤＯ，ＷＥ、ＡＤは、入出力端子であ
って、それぞれデータ入力、データ出力、ライトイネー
ブル、およびアドレス入力の各端子である。また、保持
メモリＡＣＭ中のＤＩ、Ｄｏ、ＷＥ、ＡＤは入出力端子
であり、それぞれデータ入力、データ出力、ライトイネ
ーブル、およびアドレス入力の各端子である。In Figure 4, IHW is the input data highway, SP
M is call path memory, OHW is output data highway, S
IR is a channel memory input register, S○R is a channel memory output register, 5ADR is a channel memory address register, 5EL-1 and 5EL-2 are selectors, AHW is a holding memory input highway, and AIR is a holding memory input register. , ACM is the holding memory, and AADR is the holding memory.
Address register CTR is a counter, AIAR is a holding memory address input register, and AAHW is a holding memory address input highway. Further, Di, DO, WE, and AD in the speech path memory SPM are input/output terminals, and are data input, data output, write enable, and address input terminals, respectively. Further, DI, Do, WE, and AD in the holding memory ACM are input/output terminals, and are data input, data output, write enable, and address input terminals, respectively.
第５図は、第４図における保持メモリ関連のタイミング
チャートである。あるタイムスロットのデータの交換接
続は、入力データハイウエイＩＨＷ上のデータが、カウ
ンタＣＴＲの指示に基づき、通話路メモリＳＰＭに順次
書き込まれ、交換の順序を決定する保持メモリＡＣＭの
内容に基づき、通話路メモリＳＰＭの内容がランダムに
読み出され、出力データハイウェイ○ＨＷに送出される
。FIG. 5 is a timing chart related to the holding memory in FIG. 4. Data exchange connection for a certain time slot is performed by sequentially writing the data on the input data highway IHW to the communication path memory SPM based on the instructions of the counter CTR, and based on the contents of the holding memory ACM that determines the order of exchange. The contents of the road memory SPM are randomly read out and sent to the output data highway HW.
次に、第４図および第５図を用いて、交換の順序を決定
する保持メモリＡＣＭの動作原理を説明する。Next, the operating principle of the holding memory ACM that determines the exchange order will be explained using FIGS. 4 and 5.
保持メモリＡＣＭのアドレスｉには、出力データハイウ
ェイＯＨＷのタイムスロット番号ｉに交換接続したいデ
ータのある通話路メモリＳＰＭのアドレスが保存されて
いる。カウンタＣＴＲの出力は、セレクタ５ＥＬ−２で
選択された後、保持メモリ・アドレスレジスタＡＡＤＲ
にラッチされ。The address i of the holding memory ACM stores the address of the channel memory SPM containing data to be exchanged and connected to the time slot number i of the output data highway OHW. After the output of the counter CTR is selected by the selector 5EL-2, the output is sent to the holding memory address register AADR.
latched to.
この保持メモリ・アドレスレジスタＡＡＤＲの内容に基
づき、保持メモリＡＣＭの内容は順次読み出される。ま
た、通話路の交換の順序を変更したい場合には、第５図
に示すように、カウンタＣＴＲの値のｔｚ Ｏｎのタイ
ムスロットを使用せず、保持メモリ・アドレス入力ハイ
ウェイＡＡＨＷより保持メモリの変更したいアドレスを
入力し、保持メモリ・アドレス入力レジスタＡＩＡＲに
ラッチし、さらにセレクタ５ＥＬ−２で第５図のタイミ
ングにより選択し、保持メモリ・アドレスレジスタＡＡ
ＤＲにラッチし、また変更したい保持メモリＡＣＭの内
容は、保持メモリ入力ハイウェイＡＨＷより保持メモリ
入力レジスタＡＩＲにラッチする。Based on the contents of the holding memory address register AADR, the contents of the holding memory ACM are sequentially read out. If you want to change the order of exchange of communication paths, as shown in Figure 5, change the holding memory from the holding memory address input highway AAHW without using the tz On time slot of the counter CTR value. Input the desired address, latch it into the holding memory address input register AIAR, select it with the selector 5EL-2 according to the timing shown in FIG.
The contents of the holding memory ACM to be latched into the DR and to be changed are latched into the holding memory input register AIR from the holding memory input highway AHW.
さらに、第５図のタイミングでライトイネーブル信号Ｗ
Ｅ−Ｈを入力し、保持メモリＡＣＭの内容の変更を行う
。保持メモリＡＣＭの変更は、入出力データハイウェイ
の１フレームに１回行うことができ、変更の必要がない
フレームにおいては、保持メモリライトイネーブル信号
ＷＥ−ＨをＨレベルにすることにより、変更は行われな
い。Furthermore, at the timing shown in FIG.
Input E-H to change the contents of the holding memory ACM. The holding memory ACM can be changed once per frame of the input/output data highway, and in frames where no change is required, the change can be made by setting the holding memory write enable signal WE-H to H level. It won't happen.
このように、任意のタイムスロットを使用して保持メモ
リＡＣＭの内容の書き替えを行うことができるが（ここ
では、タイムスロットＩｔ ＯＪｊを用いる）、シかし
、第４図の構成を用いる場合、タイムスロットの０′”
は、保持メモリＡＣＭの書き替えを行うため、交換接続
が行えない。つまり、第５図に示すカウンタＣＴＲの値
が＃ ＯＨのタイミングでは、セレクタ５ＥＬ−２を切
換えることによりアドレス入力レジスタＡＡ Ｉ Ｒの
アドレスにあるいはＱがアドレスレジスタＡＡＤＲにラ
ッチされ、保持メモリＡＣＭの内容が変更されるので、
そのタイミングでは、保持メモリＡＣＭのデータ出力端
子ＤＯから通話路メモリＳＰＭにアドレスを送出できず
、従って、タイムスロットの入替えはできない。そこで
、従来、この対策として、保持メモリＡＣＭの動作速度
を２倍に上げ、１タイムスロツトの前半で読み出しを行
い、後半で必要ならば書き込みを行う方法が考えられて
いるが。In this way, it is possible to rewrite the contents of the holding memory ACM using any time slot (here, time slot It OJj is used), but when using the configuration shown in Fig. 4, , time slot 0′”
Since the holding memory ACM is rewritten, exchange connection cannot be performed. That is, at the timing when the value of the counter CTR shown in FIG. is changed, so
At that timing, the address cannot be sent from the data output terminal DO of the holding memory ACM to the speech path memory SPM, and therefore the time slots cannot be replaced. Conventionally, as a countermeasure to this problem, a method has been considered in which the operating speed of the holding memory ACM is doubled, reading is performed in the first half of one time slot, and writing is performed if necessary in the second half.
保持メモリＡＣＭの高速動作が必要となる。High-speed operation of the holding memory ACM is required.
本発明の目的は、このような従来の問題を解決し、保持
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロットの交
換を可能にして、通話路の効率を１００％にすることが
できる時分割通話路を提供することにある。An object of the present invention is to solve such conventional problems, and to enable time slot exchange even at the timing of rewriting, without making the holding memory redundant or increasing the operating speed of the holding memory, and thereby improving the communication path. The object of the present invention is to provide a time division communication path that can achieve 100% efficiency.
上記目的を達成するため、本発明の時分割通話路は、デ
ータを書き込み、かつ読み出す通話路メモリと、該デー
タの交換順序を決定する保持メモリと、該通話路メモリ
への書き込み順序、および該保持メモリからの読み出し
順序を指示するカウンタとを備えた時分割通話路におい
て、上記保持メモリの読み出しアドレスと書き込みアド
レスとを比較する比較手段を有し、該比較手段のアドレ
ス一致出力により、上記保持メモリの任意のアドレスの
内容の書き替えを、該保持メモリの同一アドレスの読み
出しタイミングに同期して行うことに特徴がある。In order to achieve the above object, the time-division communication path of the present invention includes a communication path memory for writing and reading data, a holding memory for determining the order in which the data is exchanged, an order in which data is written to the communication path memory, and a communication path memory for determining the order in which the data is exchanged. The time-division communication path includes a counter for instructing the order of reading from the holding memory, and a comparison means for comparing the read address and the write address of the holding memory, and the address match output of the comparing means causes the holding memory to be read out from the holding memory. The feature is that the contents of an arbitrary address in the memory are rewritten in synchronization with the read timing of the same address in the holding memory.
本発明では、１フレーム内に交換できないタイムスロッ
トを持ったり、高速で読み書きしたりせずに、保持メモ
リＡＣＭの書き替えたいアドレスと保持メモリＡＣＭの
読み出しアドレスを比較する回路を設けることにより、
保持メモリＡＣＭの書き込みタイミングを書き込みたい
アドレスの読み出しタイミングに同期して行い、全ての
カウンタＣＴＲの値でタイムスロットの交換を可能にし
て、１００％の効率を実現する。In the present invention, by providing a circuit that compares the address to be rewritten in the holding memory ACM with the read address of the holding memory ACM, without having a time slot that cannot be exchanged within one frame or reading and writing at high speed,
The write timing of the holding memory ACM is performed in synchronization with the read timing of the address to be written, and time slots can be exchanged at all counter CTR values, thereby achieving 100% efficiency.
以下、本発明の実施例を、図面により詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は５本発明の一実施例を示す時分割通話路の構成
図である。第１図において、第４図と異なる点は、比較
回路ＭＤを設け、保持メモリＡＣＭのライトイネーブル
端子ＷＥ−Ｈへの入力を上記比較回路ＭＤの出力とする
ことである。FIG. 1 is a block diagram of a time-division communication path showing an embodiment of the present invention. 1 differs from FIG. 4 in that a comparator circuit MD is provided and the input to the write enable terminal WE-H of the holding memory ACM is the output of the comparator circuit MD.
この比較回路ＭＤへの入力は、内容変更のためのアドレ
ス入力レジスタＡＩＡＲの出力とカウンタＣＴＲの出力
が接続される。その他の記号は、第４図に示した記号を
同じであり、構成も変わらない。なお、従来、保持メモ
リＡＣＭに設けられていたセレクタ５ＥＬ−２は除去さ
れる。The inputs to this comparison circuit MD are connected to the output of the address input register AIAR for changing contents and the output of the counter CTR. Other symbols are the same as those shown in FIG. 4, and the configuration remains unchanged. Note that the selector 5EL-2 conventionally provided in the holding memory ACM is removed.
第２図は、第１図における比較回路の一例を示す構成図
である。ここでは、８ビツトの場合の比較回路を示して
おり、ＥＸ−１〜ＥＸ−８は排他的論理和ゲート、ＡＮ
Ｄ−１は論理積ゲートである。FIG. 2 is a configuration diagram showing an example of the comparison circuit in FIG. 1. Here, a comparison circuit for 8 bits is shown, and EX-1 to EX-8 are exclusive OR gates, AN
D-1 is an AND gate.
第３図は、第１図において、保持メモリＡＣＭのアドレ
スｋにデータａを書き込む場合の動作タイムチャートで
ある。第１図、第２図の動作を。FIG. 3 is an operation time chart when data a is written to address k of holding memory ACM in FIG. The operations shown in Figures 1 and 2.
第３図のタイムチャートにより説明する。This will be explained using the time chart shown in FIG.
通常では、保持メモリＡＣＭの内容を変更する場合、１
フレーム中のある固定のタイムスロットだけを交換に用
いずに、保持メモリＡＣＭの内容変更のために用いたが
１本発明では、内容を変更するアドレスとカウンタＣＴ
Ｒの値が一致したときに保持メモリＡＣＭへの書き替え
を行うことにより、交換動作と保持メモリＡＣＭの内容
書き替え動作とを両方同時に行えるようにする。すなわ
ち、保持メモリＡＣＭのアドレスにの内容にａデータａ
を書き込む場合、カウンタＣＴＲの値がｋになるタイミ
ング、つまり保持メモリＡＣＭのアドレスにの読み出し
タイミングにおいて、保持メモリＡＣＭへの書き込みを
行う。具体的には、第１図に示すように、カウンタＣＴ
Ｒの出力と保持メモリ・アドレス入力レジスタＡＩＡＲ
の出力を比較し、一致を検出して出力を与える比較回路
ＭＤを設ける。Normally, when changing the contents of the holding memory ACM, 1
Although only a certain fixed time slot in a frame is used for changing the contents of the holding memory ACM instead of being used for exchange, in the present invention, the address and counter CT whose contents are to be changed are used.
By rewriting the holding memory ACM when the values of R match, both the exchange operation and the content rewriting operation of the holding memory ACM can be performed simultaneously. In other words, data a is stored at the address of holding memory ACM.
When writing, the write to the holding memory ACM is performed at the timing when the value of the counter CTR becomes k, that is, at the timing of reading the address of the holding memory ACM. Specifically, as shown in FIG.
R output and holding memory address input register AIAR
A comparison circuit MD is provided which compares the outputs of the two, detects a match, and provides an output.
第２図では、８ビツトの場合の比較回路ＭＤが示されて
おり、保持メモリアドレス入力レジスタＡＩＡＲの出力
と、カウンタＣＴＲの出力とが、８ビツト全てにわたっ
て一致した場合に１、Ｉｔ ＨＩＩ倍信号送出する。こ
のｌ＃ Ｈｇｇ倍信号基に保持メモリＡＣＭの書き込み
許可信号ＷＥ−Ｈを生成する。FIG. 2 shows the comparator circuit MD in the case of 8 bits, and when the output of the holding memory address input register AIAR and the output of the counter CTR match over all 8 bits, the ItHII times signal is 1. Send. A write permission signal WE-H for the holding memory ACM is generated based on this l#Hgg times signal.
第３図においては、保持メモリＡＣＭのアドレスにの内
容をデータａに変更する場合の動作が示されている。あ
らかじめ、保持メモリデータ入力レジスタＡＩＲには、
書き込みたいデータａを、また保持メモリアドレス入力
レジスタＡＩＡＲには、書き替えたいアドレスｋを、そ
れぞれｌフレームにわたり設定しておく。１フレーム中
のカウンタＣＴＲの値がｋになったタイミングで、比較
回路ＭＤが一致を検出してＷＥ−Ｈ信号を発生し、保持
メモリＡＣＭへの書き込みが行われる。FIG. 3 shows the operation when changing the contents at an address in the holding memory ACM to data a. In advance, the holding memory data input register AIR contains the following information:
The data a to be written and the address k to be rewritten are set in the holding memory address input register AIAR over l frames, respectively. At the timing when the value of the counter CTR reaches k in one frame, the comparator circuit MD detects a match, generates the WE-H signal, and writes to the holding memory ACM.
このように、本実施例においては、保持メモリＡＣＭへ
の特別な書き込み用タイムスロットを設けることなく、
また書き込み用タイムスロットにおいて交換接続ができ
ないということがなく、また特別に高速で保持メモリを
動作させることなく、１フレーム内にタイムスロットの
交換ができない空タイムスロットをなくすことができる
。従って、時分割通話路のスループットは拡大される。In this way, in this embodiment, there is no need to provide a special writing time slot to the holding memory ACM.
Further, there is no possibility that exchange connection cannot be made in the write time slot, and empty time slots in which time slots cannot be exchanged can be eliminated within one frame without operating the holding memory at a particularly high speed. Therefore, the throughput of the time division channel is expanded.
本発明では、超高速のディジタル信号を交換接続する高
速ディジタル通話路に適用した場合に適用すると、通話
路の効率が格段に向上する。When the present invention is applied to a high-speed digital communication path that exchanges and connects ultra-high-speed digital signals, the efficiency of the communication path is significantly improved.
以上説明したように、本発明によれば、簡単な比較回路
を設けるだけで、１フレーム中に交換できないタイムス
ロットが生じなくなるため、通話路の効率を１００％に
向上させることが可能となる。As described above, according to the present invention, by simply providing a simple comparison circuit, there are no time slots that cannot be exchanged in one frame, so it is possible to improve the efficiency of the communication path to 100%.
第１図は本発明の一実施例を示す時分割通話路の構成図
、第２図は第１図における比較回路の詳細構成図、第３
図は第１図の動作タイムチャート、第４図は従来の時分
割通話路の構成図、第５図は第４図の動作タイムチャー
トである。
ＩＨＷ：入力データハイウェイ、○ＨＷ：出力データハ
イウエイ、ＳＰＭ：通話路メモリ、ＳＩＲ：通話路メモ
リ入力ハイウエイ、５ＡＤＲ：通話路メモリ・アドレス
レジスタ、ＳＥＬ：セレクタ、ＡＨＷ：保持メモリ入力
ハイウェイ、ＡＣＭ：保持メモリ、ＡＡＤＲ：保持メモ
リ・アドレスレジスタ、ＣＴＲ：カウンタ、ＡＡＨＷ：
保持メモリ・アドレス入力ハイウェイ、ＡＩＡＲ：保持
メモリ・アドレス入力レジスタ、ＭＤ：比較回路。
ＥＸ−１〜８：排他的論理和ゲート、ＡＮＤ：論理積ゲ
ート。FIG. 1 is a block diagram of a time-division communication path showing one embodiment of the present invention, FIG. 2 is a detailed block diagram of the comparison circuit in FIG. 1, and FIG.
1, FIG. 4 is a configuration diagram of a conventional time-division communication channel, and FIG. 5 is an operation time chart of FIG. 4. IHW: Input data highway, ○HW: Output data highway, SPM: Communication path memory, SIR: Communication path memory input highway, 5ADR: Communication path memory address register, SEL: Selector, AHW: Hold memory input highway, ACM: Hold Memory, AADR: Holding memory address register, CTR: Counter, AAHW:
Retention Memory Address Input Highway, AIAR: Retention Memory Address Input Register, MD: Comparison Circuit. EX-1 to EX-8: exclusive OR gate, AND: logical product gate.
Claims (1)
、該データの交換順序を決定する保持メモリと、該通話
路メモリへの書き込み順序、および該保持メモリからの
読み出し順序を指示するカウンタとを備えた時分割通話
路において、上記保持メモリの読み出しアドレスと書き
込みアドレスとを比較する比較手段を有し、該比較手段
のアドレス一致出力により、上記保持メモリの任意のア
ドレスの内容の書き替えを、該保持メモリの同一アドレ
スの読み出しタイミングに同期して行うことを特徴とす
る時分割通話路。(1) Comprising a communication path memory for writing and reading data, a holding memory for determining the data exchange order, and a counter for instructing the writing order to the communication path memory and the reading order from the holding memory. In the time-division communication path, a comparison means is provided for comparing the read address and the write address of the holding memory, and the address matching output of the comparing means allows rewriting of the contents of an arbitrary address of the holding memory. A time-division communication path characterized in that communication is performed in synchronization with the read timing of the same address in a holding memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19178085A JPS6251897A (en) | 1985-08-30 | 1985-08-30 | Time division channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19178085A JPS6251897A (en) | 1985-08-30 | 1985-08-30 | Time division channel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251897A true JPS6251897A (en) | 1987-03-06 |
Family
ID=16280411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19178085A Pending JPS6251897A (en) | 1985-08-30 | 1985-08-30 | Time division channel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251897A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07257594A (en) * | 1994-03-18 | 1995-10-09 | Okura Ind Co Ltd | Plastic refuse bag |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280194A (en) * | 1985-06-05 | 1986-12-10 | Fujitsu Ltd | Holding memory control system |
-
1985
- 1985-08-30 JP JP19178085A patent/JPS6251897A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280194A (en) * | 1985-06-05 | 1986-12-10 | Fujitsu Ltd | Holding memory control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07257594A (en) * | 1994-03-18 | 1995-10-09 | Okura Ind Co Ltd | Plastic refuse bag |
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