JPH0382295A - Time division switch device - Google Patents
Time division switch deviceInfo
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- JPH0382295A JPH0382295A JP21983989A JP21983989A JPH0382295A JP H0382295 A JPH0382295 A JP H0382295A JP 21983989 A JP21983989 A JP 21983989A JP 21983989 A JP21983989 A JP 21983989A JP H0382295 A JPH0382295 A JP H0382295A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタルデータを交換する時分割スイッチ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention relates to a time division switch for exchanging digital data.
第4図は例えば「やさしいディジタル交換、オーム社」
の1430図1.33に示されたディジタル交換を行う
時分割スイッチの構成図である。図において(101)
は時分割スイッチ、(102)は計数回路、 (10
3)は制御メモリ、(104)は通話路メモリ、(10
8)は入力ハイウェイ、(107)は出力ハイウェイ、
(160)は基準パルス、(170)はクロック、(1
10)は計数値、(120)は制御メモリ出力である。Figure 4 shows, for example, "Easy Digital Exchange, Ohmsha"
1430 is a block diagram of a time division switch for performing digital exchange shown in FIG. 1.33. In the figure (101)
is a time division switch, (102) is a counting circuit, (10
3) is a control memory, (104) is a communication path memory, (10
8) is the input highway, (107) is the output highway,
(160) is the reference pulse, (170) is the clock, (1
10) is a count value, and (120) is a control memory output.
第5図は第4図に示す時分割スイッチ(101)内の通
話路メモリ(104)に対する入力′ハイウェイ(10
6)上のデータの書き込み動作タイゑングを示した図で
あり、第6図は通話路メモリ(104)から出力ハイウ
ェイ(107)にデータを読み出す動作タイミングを示
した図である。FIG. 5 shows the input 'highway (10) to the channel memory (104) in the time division switch (101) shown in FIG.
6) is a diagram showing the timing of the above data write operation, and FIG. 6 is a diagram showing the operation timing of reading data from the communication path memory (104) to the output highway (107).
第5図、第6図において、tl、tl・・・は時間位置
を示している。次に動作について説明する。第4図にお
いて、計数回路(102)は周期的に繰りぼ゛す基準パ
ルス(160)によってリセットされ、次の基準パルス
(180)でリセットされるまでクロック(170)に
よって計数値(110)を歩進させ、通話路メモリ(1
04)と制御メモリ(103)に計数値(110)をを
出力する0通話路メモリ(104)は計数値(110)
が示すアドレスに入力ハイウェイ(106)上のデータ
を書き込む、制御メモリ(103)は計数値(110)
が示すアドレスに書き込まれているデータを制御メモリ
出力(120)として通話路メモリ(104)に出力す
る0通話路メモリ(104)はIIJ御メセメモリ出力
20)が示すアドレスからデータを読み出し出力ハイウ
ェイ(12(1)にデータを出力する。In FIGS. 5 and 6, tl, tl, . . . indicate time positions. Next, the operation will be explained. In FIG. 4, the counting circuit (102) is reset by a periodically repeating reference pulse (160) and continues counting (110) by a clock (170) until it is reset by the next reference pulse (180). Step forward, call path memory (1
04) and the control memory (103) output the count value (110). The 0 channel memory (104) outputs the count value (110).
The control memory (103) writes the data on the input highway (106) to the address indicated by the count value (110).
The data written in the address indicated by is outputted to the communication path memory (104) as a control memory output (120). 12(1).
次に動作タイミングを説明する。第5図において、入力
ハイウェイ(106)上のデータA、B、CD、Eはそ
れぞれ計数回路(102)の出力値である計数値(11
0)の値$0.#1.#2・・・をアドレスとして通話
路メモリに書き込まれる。第6図において、時間位置1
1では計数回路(102)が出力する計数値(110)
の値は#0であり、制御メモリ(103)はアドレス#
0に書き込まれている値#1を制御メモリ出力(120
)’として出力する。通話路メモリ(104)は制御メ
モリ出力(120)の#1をアドレスとして#1に書き
込まれにデータを出力する、第5図で通話路メモリ(1
04)の#1のアドレスにはデータBが書き込まれてい
るので、第6図の基準パルス(170)が第6図の基準
パルス(170)に対して1サイクル遅れた位置のパル
スであるとすれば第6図の1.の時間位置では、データ
Bを出力する。同様にしてt2の時間位置では通話路メ
モリ(104)はアドレス#OC書き込まれたデータA
を出力する。時間位置ts 、 L 、 tsについて
も同様な操作でいずれかのデータを出力する。Next, the operation timing will be explained. In FIG. 5, data A, B, CD, and E on the input highway (106) are the count values (11
0) value $0. #1. #2... is written into the communication path memory using address. In Figure 6, time position 1
1, the count value (110) output by the counting circuit (102)
The value of is #0, and the control memory (103) is at address #0.
The value #1 written in 0 is output to the control memory (120
)'. The communication path memory (104) uses #1 of the control memory output (120) as an address and outputs data written to #1.
Since data B is written in address #1 of 04), the reference pulse (170) in Figure 6 is a pulse that is one cycle behind the reference pulse (170) in Figure 6. Then 1 in Figure 6. At the time position, data B is output. Similarly, at the time position t2, the communication path memory (104) has data A written at address #OC.
Output. Similar operations are performed to output any data for the time positions ts, L, and ts.
第7図は伝送装置(1081)と(1082)’8入カ
ハイウェイ(108)と出力ハイウェイ(107)に接
続した図である。第7図を用いてデータの交換について
説明する。FIG. 7 is a diagram showing a transmission device (1081) and (1082) connected to an 8-input highway (108) and an output highway (107). Data exchange will be explained using FIG. 7.
第7図において、例えば伝送装置(1081)は第4図
に示したt、の時間位置で人力ハイウェイ(106)C
データAを出力し、同時間位置で出力ハイウェイ(10
7)からデータを入力し、伝送装置(1082)はt2
の時間位置で入力ハイウェイ(10+1)にデータBを
出力し、同時間位置で出力ハイウェイ(107)からデ
ータを入力することとし、時分割スイッチ(101)が
第4図及び第5図に示したような時間位置変換を行えば
、伝送装置(1081)は伝送装置(1082)が出力
したデータBを入力し、伝送装置(1082)は伝送装
置(1081)が出力したデータAを入力することにな
り、時分割スイッチ(101)にてデータAとデータB
の交換がなされ、伝送装置(1081) 、 (108
2)間でデータのやりとりが行われたことになる。In FIG. 7, for example, the transmission device (1081) is connected to the human-powered highway (106) at the time position t shown in FIG.
Output data A and output highway (10
7), and the transmission device (1082) receives data from t2.
Data B is output to the input highway (10+1) at the time position, and data is input from the output highway (107) at the same time position, and the time division switch (101) is set as shown in Figures 4 and 5. If such time position conversion is performed, the transmission device (1081) will input data B output by the transmission device (1082), and the transmission device (1082) will input data A output by the transmission device (1081). data A and data B at the time division switch (101).
The transmission devices (1081) and (108
2) Data was exchanged between them.
(発明が解決しようとする課題〕
従来の時分割スイッチは、以上のよう(構成されている
ので、入力ハイウェイと出力ハイウェイが複数の場合、
′M8図に示すような形で対応しなければならなかった
。(Problems to be Solved by the Invention) Conventional time-division switches are configured as described above, so when there are multiple input highways and output highways,
'We had to respond as shown in Figure M8.
すなわち、多重回路(1091)は入力ハイウェイ(1
oaa) 、 (xoab) 、−(106N)上のデ
ータを多重して高速ハイウェイ(1061)に出力し、
時分割スイッチ(101)は高速入力ハイウェイ(10
61)上のデータを時分割交換して高速出力ハイウェイ
(1071)に出力し、分6M!を回路(1092)は
高速出力ハイウェイ(1071)上のデータを分離して
出力ハイウェイ(107a) 、 (107b) 。That is, the multiplex circuit (1091) is connected to the input highway (1091).
multiplex the data on (oaa), (xoab), -(106N) and output it to the high-speed highway (1061),
The time division switch (101) is connected to the high speed input highway (10
61) Time-sharing exchange of the above data and output to high-speed output highway (1071), 6M in minutes! The circuit (1092) separates the data on the high-speed output highway (1071) to the output highways (107a) and (107b).
・・・(107N)に出力すると入力ハイウェイ(10
8a) 、 (106b) 、・(108N)と出力ハ
イウェイ(107a) 、 (107b) 、−(10
7N)のデータ伝送周波数は等しく、高速入力ハイウェ
イ(10B) と高速出力ハイウェイ(107)のデー
タ伝送周波数は、この場合、人力ハイウェイ(1oea
) 、 (106b) 、−(106N)または出力ハ
イウェイ(107a) 、 (107b) 、・・・(
107N)のデータ伝送周波数の合計になる。...(107N), the input highway (10
8a), (106b), ・(108N) and output highway (107a), (107b), -(10
In this case, the data transmission frequency of the high-speed input highway (10B) and the high-speed output highway (107) is the same as that of the human power highway (1oea
) , (106b) , -(106N) or output highway (107a) , (107b) ,...(
107N) data transmission frequency.
従って、時分割スイッチ(100は人力ハイウェイ(1
06a) 、 (106b) 、−” (106N)ま
たは出力ハイウェイ(IQ7a) 、 (107b)
5−(107N)の合計の伝送周波数に等しい周波数で
動作しなければならないが、時分割スイッチ(101)
はメモリ回路等の回路の動作周波数に上限があり、この
ため収容できるハイウェイ数に限界があった。Therefore, the time division switch (100 is the human-powered highway (1
06a), (106b), -” (106N) or output highway (IQ7a), (107b)
5-(107N) must operate at a frequency equal to the total transmission frequency of the time-sharing switch (101)
There is an upper limit to the operating frequency of circuits such as memory circuits, which limits the number of highways that can be accommodated.
この発明は上記のような問題点を解決するためになされ
たもので、メモリ回路等の回路の動作周波数限界によっ
て制約されずに、収容できるハイウェイを増加できる時
分割スイッチ装置を得ることを目的とする。This invention was made in order to solve the above-mentioned problems, and its purpose is to obtain a time division switching device that can increase the number of highways that can be accommodated without being restricted by the operating frequency limit of circuits such as memory circuits. do.
この発明による時分割スイッチ装置は、複数の入力ハイ
ウェイ上のデータを並列に書き込み、所望のデータを出
力ハイウェイへ選択出力する時分割スイッチを複数備え
、該各時分割スイッチに、複数の入力ハイウェイ上のデ
ータを順次並列に記憶する通話路メモリと、該通話路メ
モリの読出しアドレスを記憶した制御メモリと、上記通
話路メモリに対してデータ書込みアドレスを発生すると
共に、上記制御メモリにアドレス読出し用アドレスを発
生するアドレス生成部と、上記通話路メモリより読み出
された複数データ中、所定のデータを出力ハイウェイへ
選択出力する選択回路とを設けたものである。A time division switch device according to the present invention includes a plurality of time division switches that write data on a plurality of input highways in parallel and selectively output desired data to an output highway, and each time division switch has a plurality of time division switches that write data on a plurality of input highways in parallel. a communication path memory that sequentially stores data in parallel; a control memory that stores read addresses of the communication path memory; and a selection circuit that selects and outputs predetermined data from among the plurality of data read from the communication path memory to the output highway.
(作用)
この発明によれば、通話路メモリはアドレス生成部より
出力された書込みアドレスに従って複数の入力ハイウェ
イ上のデータを並列に同時に書き込み、一方制御メモリ
は上記書込みアドレスに従って通話路メモリの読出しア
ドレスを上記通話路メモリへ出力し、該続出しアドレス
によって並列データを読出し選択回路へ出力し、選択回
路は通話路メモリから読み出された並列データ中、所望
のデータを上記制御メモリ内容に従って出力ハイウェイ
へ選択出力するものである。(Operation) According to the present invention, the communication path memory simultaneously writes data on a plurality of input highways in parallel according to the write address output from the address generation section, while the control memory writes the read address of the communication path memory according to the write address. is outputted to the communication path memory, and the parallel data is read and outputted to the selection circuit according to the successive address, and the selection circuit selects desired data from among the parallel data read from the communication path memory to the output highway according to the contents of the control memory. This is for selective output.
以下、この発明の一実施例を図について説明する。34
1図は本発明の時分割スイッチ装置の一実施例を示す図
である。第1図において、(LOla) 、 (IQl
b) 、・・−(IOIN)は時分割スイッチで゛あり
、その構成は時分割スイッチ(1o1a)の場合、計数
回路(102a)、制御メモリ(103a)、通話路メ
モリ(104a)、選択回路(105a)からなる。時
分割スイッチ(101b) 。An embodiment of the present invention will be described below with reference to the drawings. 34
FIG. 1 is a diagram showing an embodiment of the time division switch device of the present invention. In Figure 1, (LOla), (IQl
b) , ... - (IOIN) is a time division switch, and its configuration is a time division switch (1o1a), a counting circuit (102a), a control memory (103a), a communication path memory (104a), a selection circuit. (105a). Time division switch (101b).
−(IOIN)も同様に構成される。また、(108a
) 、 (106b) 、・(108N)は入力ハイウ
ェイ、(107a) 、 (107b) 。-(IOIN) is similarly configured. Also, (108a
), (106b), .(108N) are input highways, (107a), (107b).
・・・(107N)は出力ハイウェイ、 (160)
はクロック、(170)は基準パルスである。第2図は
第1図に示す通話路メモリ(104a)に対する書込み
動作タイミングを示す図、第3図は通話路メモリ(10
4a)からの読出し動作及び選択回路(LO5a)の動
作を示すタイミング図である。第2図、第3図において
も、tl、t2.・・・はビット単位の時間位置を示し
ており、また、図中左端の数字は第1図の各回路の入出
力信号に対応している。...(107N) is the output highway, (160)
is a clock, and (170) is a reference pulse. FIG. 2 is a diagram showing the write operation timing for the communication path memory (104a) shown in FIG. 1, and FIG.
FIG. 4a) is a timing diagram showing the read operation from LO5a and the operation of the selection circuit (LO5a). Also in FIGS. 2 and 3, tl, t2. . . . indicates the time position in bit units, and the numbers at the left end of the figure correspond to the input/output signals of each circuit in FIG.
以下、第1図、第2図、第3図を用いて動作を説明する
。The operation will be explained below using FIGS. 1, 2, and 3.
第1図および第2図において、時分割スイッチ(Iot
a)は各入力ハイウェイ(106a) 、 (106b
) 、 ・・・(106N)上のデータをすべて入力し
、通話路メモリ(104a)に書込む。書込むアドレス
はクロック(160)にて歩進し周期的に発生する基準
クロック(170)によって計数値をリセットする計数
回路(to2a)の計数値(110a)に従う。In Fig. 1 and Fig. 2, a time division switch (IoT
a) is each input highway (106a), (106b
), . . . (106N), and write them into the communication path memory (104a). The address to be written follows the count value (110a) of a counting circuit (to2a) that is incremented by a clock (160) and reset by a periodically generated reference clock (170).
第2図は時間位置t1では^1.A2.・・・ANの各
データを#0のアドレスに書込み、また時間位置t2で
B1、B2.・・・BNの各データ#1のアドレスに書
込んでいることを示している。In Figure 2, at time position t1, ^1. A2. ...Write each data of AN to address #0, and write B1, B2 . . . at time position t2. . . . Indicates that each data #1 address of BN is being written.
次に、読出し動作および選択動作について説明す、る。Next, the read operation and selection operation will be explained.
第1図において計数値(110a)は制御メモリ(10
3a)にもアドレスとして出力され、制御メモリ(10
3a)は該当アドレスに格納されているデータを読出し
アドレス(120a)及び選択コード(140a)とし
て通話路メモリ(104a)および選択回路(105a
)に出力する。通話路メモリ(104a)は読出しアド
レス(120a)に書込まれているデータを読出しデー
タ(130a)として選択回路(105a)に出力する
。選択回路(105a)は選択コード(t4Oa)に従
って読出しデータ(130a)中のいずれかのデータを
選択し出力ハイウェイ(107a)に出力する6次に第
3図を説明する0時間位置t、に計数回路(IQ3a)
が計数値’(110a)として#Oを出力する。制御メ
モリ(103a)は#0アドレスに格納されているデー
タ#1を通話路メモリ(104a)に出力する0通話路
メモリ(104a)は#tのアドレスに格納されている
Bl、82.・・−BNを選択回路(IQ5a)に出力
する。制御メモリ(103a)から出力された選択コー
ド(140a)の#1は選択回路(105a)に入力さ
れ、選択回路ではBl、B2.・・・BNからB1を選
んで出力ハイウェイ(107a)に出力している、また
時間位置t、にても同様な動作を行い出力ハイウェイ(
107a)上にデータ八Nを出力している。In FIG. 1, the count value (110a) is the control memory (10
3a) is also output as an address, and the control memory (10
3a) reads the data stored at the corresponding address and uses it as an address (120a) and a selection code (140a) in the communication path memory (104a) and the selection circuit (105a).
). The communication path memory (104a) outputs the data written in the read address (120a) to the selection circuit (105a) as read data (130a). The selection circuit (105a) selects any data in the read data (130a) according to the selection code (t4Oa) and outputs it to the output highway (107a).6 Next, the count is performed at the 0 time position t, which is explained in FIG. Circuit (IQ3a)
outputs #O as the count value' (110a). The control memory (103a) outputs the data #1 stored at the address #0 to the communication path memory (104a). The 0 communication path memory (104a) outputs the data #1 stored at the address #t. ...-BN is output to the selection circuit (IQ5a). #1 of the selection code (140a) output from the control memory (103a) is input to the selection circuit (105a), which selects Bl, B2 . ... Selects B1 from BN and outputs it to the output highway (107a), and also performs the same operation at time position t and outputs it to the output highway (107a).
107a) Outputs data 8N on the top.
以上の動作は時分割スイッチ(101b)、・・・(I
QIN)についても同様である。The above operation is carried out by the time division switch (101b), ... (I
The same applies to QIN).
このような交換動作を行うと各出力ハイウェイの任意の
タイムスロットに各入力ハイウェイ上の任意のデータを
出力することが可能となり、各入力ハイウェイ、出力ハ
イウェイ間でデータの交換が可能となる。By performing such an exchange operation, it becomes possible to output any data on each input highway in any time slot of each output highway, and it becomes possible to exchange data between each input highway and output highway.
なお、上記実施例では、入力ハイウェイ、出力ハイウェ
イ上のデータを直列データとし、1ビット単位でデータ
交換を行う方式を説明したが、入力ハイウェイ、出力ハ
イウェイ上のデータがMビットの並列データであっても
よく、この場合交換する単位をMビットを単位として行
えば同等な交換が可能である。In the above embodiment, the data on the input highway and the output highway are serial data, and the data is exchanged in 1-bit units. In this case, if the unit of exchange is M bits, equivalent exchange is possible.
以上のようにこの発明によれば、各入力ハイウェイと出
力ハイウェイ毎に時分割スイッチに設け、各時分割スイ
ッチは通話路メモリに対しすべての入力ハイウェイ上の
データを並列C入力し、制御メモリ内情報に従って読出
した並列データから所望のデータを選択して対応する出
力ハイウェイに出力することにより、メモリ回路等の回
路の動作周波数限界によって制約されず、収容できるハ
イウェイ数を増加できる時分割スイッチ装置を実現でき
る。As described above, according to the present invention, a time division switch is provided for each input highway and each output highway, and each time division switch inputs data on all input highways in parallel to the communication path memory, and stores the data in the control memory. By selecting desired data from the parallel data read out according to the information and outputting it to the corresponding output highway, the time division switch device is not restricted by the operating frequency limit of circuits such as memory circuits and can increase the number of highways that can be accommodated. realizable.
第1図はこの発明の一実施例を示す図、$2図、第3図
は′!J1図の実施例の動作を説明するためのタイミン
グ図、第4図は従来の時分割スイッチの構成を示す図、
第5図、′s6図は゛従来の時分割スイッチの動作を説
明するためのタイよング図、第7図は第4図の従来の時
分割スイッチによるデータ交換を説明するための図、第
8図は従来の時分割スイッチを用いて多数のハイウェイ
を収容した場合の図である。
図中、(101)は時分割スイッチ、(102)は計数
回路、(103)は制御メモリ、(104)は通話路メ
゛モリ、(105)は選択回路、(106)は入力ハイ
ウェイ(107)は出力ハイウェイ。
なお、各図中、同一符号は同−又は相当部分を示す。Figure 1 shows an embodiment of this invention, Figure 2 and Figure 3 are '! FIG. J1 is a timing diagram for explaining the operation of the embodiment, FIG. 4 is a diagram showing the configuration of a conventional time division switch,
Figures 5 and 's6 are a timing diagram for explaining the operation of a conventional time division switch, Figure 7 is a diagram for explaining data exchange by the conventional time division switch in Figure 4, and Figure 8 is a diagram for explaining data exchange by the conventional time division switch in Figure 4. The figure shows a case where a large number of highways are accommodated using a conventional time division switch. In the figure, (101) is a time division switch, (102) is a counting circuit, (103) is a control memory, (104) is a speech path memory, (105) is a selection circuit, and (106) is an input highway (107). ) is the output highway. In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (1)
望のデータを出力ハイウェイへ選択出力する時分割スイ
ッチを複数備え、該各時分割スイッチに、複数の入力ハ
イウェイ上のデータを順次並列に記憶する通話路メモリ
と、該通話路メモリの読出しアドレスを記憶した制御メ
モリと、上記通話路メモリに対してデータ書込みアドレ
スを発生すると共に、上記制御メモリにアドレス読出し
用アドレスを発生するアドレス生成部と、上記通話路メ
モリより読み出された複数データ中、所定のデータを出
力ハイウェイへ選択出力する選択回路とを備えたことを
特徴とする時分割スイッチ装置。A communication system comprising a plurality of time division switches for writing data on a plurality of input highways in parallel and selectively outputting desired data to an output highway, and storing data on a plurality of input highways in parallel in sequence in each time division switch. a control memory storing a read address of the communication path memory; an address generating section that generates a data write address for the communication path memory and an address read address for the control memory; A time division switch device comprising a selection circuit that selectively outputs predetermined data to an output highway from among a plurality of data read from a communication path memory.
Priority Applications (3)
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JP21983989A JPH0382295A (en) | 1989-08-25 | 1989-08-25 | Time division switch device |
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Country | Link |
---|---|
JP (1) | JPH0382295A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0564276A (en) * | 1991-08-30 | 1993-03-12 | Nec Corp | Time switch circuit |
-
1989
- 1989-08-25 JP JP21983989A patent/JPH0382295A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0564276A (en) * | 1991-08-30 | 1993-03-12 | Nec Corp | Time switch circuit |
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