JPH026275B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、時間スイツチ回路に関し、特にハー
ドウエア量の減少とLSI化が可能な時分割デイジ
タル交換機の時間スイツチ回路に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a time switch circuit, and particularly to a time switch circuit for a time division digital exchange that can reduce the amount of hardware and can be implemented as an LSI.

〔従来技術〕[Prior art]

時間スイツチ回路は、デイジタル交換機の通話
構成上不可欠な要素であり、従来の構成は、通話
メモリ（Speech Path Memory）とアドレス制
御メモリ（Address Controll Memory）とシー
ケンシヤル・カウンタ回路である。通話メモリ
は、ハイウエイの多重度分に該当するデイジタル
符号化した音声情報を格納し、アドレス制御メモ
リは通話メモリの書込（読出）番地を指定し、ま
たカウンタ回路は通話メモリに対しデイジタル符
号化した音声情報を順番に読み出す（書き込む）。 The time switch circuit is an essential element in the speech structure of a digital exchange, and the conventional structure includes a speech path memory, an address control memory, and a sequential counter circuit. The call memory stores digitally encoded voice information corresponding to the multiplicity of the highway, the address control memory specifies the write (read) address of the call memory, and the counter circuit stores the digitally encoded voice information corresponding to the multiplicity of the highway. Read (write) the audio information in order.

第１図は、従来の時間スイツチ回路の構成図で
ある。 FIG. 1 is a block diagram of a conventional time switch circuit.

第１図において１は入力ハイウエイ、２はシー
ケンシヤルカウンタ、３は通話メモリ（ランダム
アクセスメモリ）、４はアドレス制御メモリ、５
は出力ハイウエイである。次に、時間スイツチ回
路の動作を第１図を用いて説明する。入力ハイウ
エイ１上の各情報を、シーケンシヤルカウンタ２
によつてアドレス指定してランダムアクセスメモ
リ３に書込む。同時に、ランダムアクセスメモリ
３の情報をアドレス制御メモリ４によつてアドレ
ス指定し、出力ハイウエイ５に読出す。このよう
に、情報の書込みと読出しの順序を変えることに
より交換を行う。しかし、この時間スイツチは、
スイツチの動作速度がメモリアクセスタイムによ
つて制限されるという欠点がある。 In Figure 1, 1 is an input highway, 2 is a sequential counter, 3 is a call memory (random access memory), 4 is an address control memory, and 5 is a sequential counter.
is the output highway. Next, the operation of the time switch circuit will be explained using FIG. Each piece of information on input highway 1 is transferred to sequential counter 2.
address and write it into the random access memory 3. At the same time, the information in the random access memory 3 is addressed by the address control memory 4 and read out to the output highway 5. In this way, exchange is performed by changing the order of writing and reading information. However, this time switch is
A drawback is that the operating speed of the switch is limited by the memory access time.

これを解決した回路として、従来、第２図に示
す形式がある。第２図において１は入力ハイウエ
イ、６は入力用シフトレジスタ、７はゲートマト
リクス、８は叉点保持回路、９は出力用シフトレ
ジスタ、５は出力ハイウエイである。 As a conventional circuit that solves this problem, there is a type shown in FIG. In FIG. 2, 1 is an input highway, 6 is an input shift register, 7 is a gate matrix, 8 is a cross-point holding circuit, 9 is an output shift register, and 5 is an output highway.

第２図の時間スイツチ回路の動作を説明する。
入力ハイウエイ１上の１フレーム分のデータA0
〜A7を順次入力用シフトレジスタ６に書込む。
一方、ゲートマトリクス７は叉点保持回路８の情
報に基づいて各チヤネルの情報の入替えに必要な
叉点を閉じ、入力用シフトレジスタ６の全チヤネ
ルの情報を各フレームの最後に設けた転送用タイ
ムスロツトを用いて出力用シフトレジスタ９に転
送する。出力用シフトレジスタ９は、転送された
情報をラツチした後、順次出力ハイウエイ５に多
重化する。 The operation of the time switch circuit shown in FIG. 2 will be explained.
1 frame worth of data A0 on input highway 1
~A7 are sequentially written into the input shift register 6.
On the other hand, the gate matrix 7 closes the cross points necessary for exchanging the information of each channel based on the information of the cross point holding circuit 8, and transfers the information of all channels of the input shift register 6 to the transfer point provided at the end of each frame. The data is transferred to the output shift register 9 using a time slot. The output shift register 9 latches the transferred information and then sequentially multiplexes it onto the output highway 5.

この時間スイツチ回路は、シフトレジスタ６，
９の動作速度に等しい高速の交換速度を実現でき
るが、ハードウエア量がチヤネル数の２乗に比例
して増加するためLSI化を考える場合、高多重化
が困難であるという欠点があつた。 This time switch circuit includes a shift register 6,
Although it is possible to achieve a high exchange speed equivalent to the operating speed of 9, it has the disadvantage that high multiplexing is difficult when considering LSI implementation because the amount of hardware increases in proportion to the square of the number of channels.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、これら従来の欠点を解消する
ため、高速動作を維持し、かつ大幅にハードウエ
ア量を削減することができ、LSI化が容易な時間
スイツチ回路を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a time switch circuit that can maintain high-speed operation, can significantly reduce the amount of hardware, and can be easily integrated into an LSI, in order to eliminate these conventional drawbacks.

〔発明の概要〕[Summary of the invention]

上記目的を達成するため、本発明の時間スイツ
チ回路は、入力ハイウエイのチヤネル情報を時分
割多重化した１フレーム分の情報を入力し、シフ
ト動作する入力シフトレジスタと、並列読出しが
可能なシフトレジスタから構成され、各入力情報
を交換接続する出力側のチヤネルアドレスが書込
まれ、該チヤネルアドレスを上記入力シフトレジ
スタの動作と並行してシフト動作する制御メモリ
と、各出力側チヤネルのシーケンシヤル・アドレ
スを、並列読出しが可能な複数のレジスタに記憶
するシーケンシヤルアドレスメモリと、上記制御
メモリおよび上記シーケンシヤルアドレスメモリ
から、該制御メモリのシフト動作ごとにそれぞれ
並列出力したチヤネルアドレスを対応位置相互に
繰り返して比較し、比較結果が一致したシーケン
シヤルアドレスに対して書込み信号を送出するア
ドレス比較回路と、該書込み信号を受取つたチヤ
ネルアドレスに対し、該チヤネルアドレスに対応
する入力データを上記入力シフトレジスタから受
取つて、これをラツチする出力データメモリと、
比較動作を１フレーム分行つた後、上記出力デー
タメモリの内容をラツチし、ラツチした全内容を
順次読出して出力ハイウエイに多重化する出力シ
フトレジスタとを具備することに特徴がある。 In order to achieve the above object, the time switch circuit of the present invention includes an input shift register that inputs and shifts one frame of information obtained by time-division multiplexing input highway channel information, and a shift register that allows parallel reading. a control memory in which an address of an output side channel for exchanging and connecting each input information is written, and a control memory for shifting the channel address in parallel with the operation of the input shift register; and a sequential address of each output side channel. is stored in a plurality of registers that can be read in parallel, and from the control memory and the sequential address memory, the channel addresses output in parallel for each shift operation of the control memory are repeated to corresponding positions. and an address comparison circuit that sends a write signal to the sequential address whose comparison result matches, and an address comparison circuit that sends a write signal to the sequential address whose comparison result matches, and to the channel address that received the write signal, input data corresponding to the channel address from the input shift register. an output data memory for receiving and latching the received data;
The present invention is characterized in that it is provided with an output shift register that latches the contents of the output data memory after performing the comparison operation for one frame, sequentially reads out all the latched contents, and multiplexes them on the output highway.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を、第３図、第４図によ
り説明する。 Embodiments of the present invention will be described below with reference to FIGS. 3 and 4.

第３図は、本発明の時間スイツチ回路の構成図
であり、第４図は第３図の回路の動作説明図であ
る。 FIG. 3 is a block diagram of the time switch circuit of the present invention, and FIG. 4 is an explanatory diagram of the operation of the circuit of FIG. 3.

第３図において、１は入力ハイウエイ、６は入
力用シフトレジスタ、１１は制御メモリ、１３は
シーケンシヤルアドレスメモリ、１２はアドレス
比較回路、１４は出力データメモリ、１５はライ
トイネーブル回路、５は出力ハイウエイである。 In FIG. 3, 1 is an input highway, 6 is an input shift register, 11 is a control memory, 13 is a sequential address memory, 12 is an address comparison circuit, 14 is an output data memory, 15 is a write enable circuit, and 5 is an output It's a highway.

第３図、第４図を用いて本時間スイツチ回路の
動作を説明する。第３図において、入力ハイウエ
イ１上のチヤネル＃０から＃７に多重化された各
データA0〜A7を入力シフトレジスタ６に順次入
力する。一方、並列出力可能なシフトレジスタに
よつて構成される制御メモリ１１には、各入力デ
ータに対応してこれらを交換接続する出力側のチ
ヤネルアドレスが書込まれており、これらのアド
レスは、対応する入力データが入力シフトレジス
タ上をシフト動作するのと並行して、制御メモリ
１１のシフトレジスタ上をシフト動作する。この
制御メモリ１１の各々のアドレスを並列出力し、
シーケンシヤルアドレスメモリ１３の各々のアド
レスと、シフト動作毎に一括比較し、両者のアド
レスが一致したチヤネルに限り、アドレス比較回
路１２からライトイネーブル信号を、ライトイネ
ーブル回路１５に送出する。出力データメモリ１
４はライトイネーブル信号を受けたチヤネルにつ
いてのみ、対応する入力データをラツチする。例
えば入力シフトレジスタ６のデータA0を出力デ
ータメモリ１４のチヤネル＃５にラツチする場合
には、第４図に示すように制御メモリ１１のチヤ
ネル＃０の内容を“101”とし、このアドレスが
シフト動作し、シーケンシヤルアドレスメモリ１
３のチヤネル＃５のアドレス“101”と比較され
一致するとき、出力データメモリ１４のチヤネル
＃５にA0がラツチされる。以上のような比較動
作を１フレーム分行つた後、第３図に示すように
出力データメモリ１４の内容を出力用シフトレジ
スタ９にラツチし、これを順次読出して出力ハイ
ウエイ５に多重化する。 The operation of this time switch circuit will be explained using FIGS. 3 and 4. In FIG. 3, data A0 to A7 multiplexed on channels #0 to #7 on input highway 1 are sequentially input to input shift register 6. In FIG. On the other hand, in the control memory 11 composed of shift registers capable of parallel output, output side channel addresses for exchanging and connecting the input data are written corresponding to each input data. In parallel with the input data being shifted on the input shift register, the input data is shifted on the shift register of the control memory 11. Outputting each address of this control memory 11 in parallel,
Each address of the sequential address memory 13 is collectively compared for each shift operation, and only for channels in which both addresses match, a write enable signal is sent from the address comparison circuit 12 to the write enable circuit 15. Output data memory 1
4 latches the corresponding input data only for the channel receiving the write enable signal. For example, when data A0 of the input shift register 6 is latched to channel #5 of the output data memory 14, the content of channel #0 of the control memory 11 is set to "101" as shown in FIG. works, sequential address memory 1
A0 is compared with address "101" of channel #5 of No. 3, and when they match, A0 is latched in channel #5 of output data memory 14. After performing the above comparison operation for one frame, the contents of the output data memory 14 are latched in the output shift register 9, as shown in FIG. 3, and are sequentially read out and multiplexed onto the output highway 5.

実際のデイジタル交換機では、伝送路からのハ
イウエイを１本ずつ直接時間スイツチに接続せ
ず、複数本集めてさらに大きな多重度を有するハ
イウエイに多重化した後、時間スイツチ回路に接
続する。そして、時間スイツチ回路で交換された
後、多重分離化回路で各ハイウエイに分離され
る。 In an actual digital exchange, the highways from the transmission lines are not directly connected to the time switch one by one, but are collected and multiplexed into a highway with greater multiplicity, and then connected to the time switch circuit. After being exchanged in a time switch circuit, the signal is separated into each highway in a demultiplexing circuit.

〔発明の効果〕 以上説明したように、本発明によれば、従来、
ゲートマトリクスと叉点保持回路とで構成されて
いる時間スイツチ回路に代えて、制御メモリと、
シーケンシヤルアドレス・メモリと、アドレス比
較回路で構成するので、高速動作が可能であると
ともに大幅にハードウエア量が削減され、しかも
単純な単位回路の繰り返しとして規則的に構成さ
れるのでLSI化が容易である。[Effects of the Invention] As explained above, according to the present invention, conventionally,
Instead of a time switch circuit consisting of a gate matrix and a cross-point holding circuit, a control memory and
Consisting of a sequential address memory and an address comparison circuit, it is capable of high-speed operation and greatly reduces the amount of hardware.Moreover, it can be easily integrated into an LSI because it is regularly constructed as simple unit circuits that repeat. It is.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の通話スイツチ（RAM）を用い
た時間スイツチ回路の構成図、第２図は従来のシ
フトレジスタを用いた時間スイツチ回路の構成
図、第３図は本発明の実施例を示す時間スイツチ
回路の構成図、第４図は第３図の動作説明図であ
る。 １：入力ハイウエイ、５：出力ハイウエイ、
６：入力用シフトレジスタ、１１：制御メモリ、
１３：シーケンシヤルアドレスメモリ、１２：ア
ドレス比較回路、１４：出力データメモリ、１
５：ライトイネーブル回路。 Fig. 1 is a block diagram of a time switch circuit using a conventional call switch (RAM), Fig. 2 is a block diagram of a time switch circuit using a conventional shift register, and Fig. 3 shows an embodiment of the present invention. A block diagram of the time switch circuit, FIG. 4 is an explanatory diagram of the operation of FIG. 3. 1: Input highway, 5: Output highway,
6: Input shift register, 11: Control memory,
13: Sequential address memory, 12: Address comparison circuit, 14: Output data memory, 1
5: Write enable circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 入力ハイウエイのチヤネル情報を時分割多重
化した１フレーム分の情報を入力し、シフト動作
する入力シフトレジスタと、並列読出しが可能な
シフトレジスタから構成され、各入力情報を交換
接続する出力側のチヤネルアドレスが書込まれ、
該チヤネルアドレスを上記入力シフトレジスタの
動作と並行してシフト動作する制御メモリと、各
出力側チヤネルのシーケンシヤル・アドレスを、
並列読出しが可能な複数のレジスタに記憶するシ
ーケンシヤルアドレスメモリと、上記制御メモリ
および上記シーケンシヤルアドレスメモリから、
該制御メモリのシフト動作ごとにそれぞれ並列出
力したアドレスを対応位置相互に繰り返して比較
し、比較結果が一致したシーケンシヤルアドレス
に対して書込み信号を送出するアドレス比較回路
と、該書込み信号を受取つたチヤネルアドレスに
対し、該チヤネルアドレスに対応する入力データ
を上記入力シフトレジスタから受取つて、これを
ラツチする出力データメモリと、比較動作を１フ
レーム分行つた後、上記出力データメモリの内容
をラツチし、ラツチした全内容を順次読出して出
力ハイウエイに多重化する出力シフトレジスタと
を具備することを特徴とする時間スイツチ。1 Consists of an input shift register that inputs and shifts one frame of input highway channel information by time division multiplexing, and a shift register that can be read in parallel, and an output side that connects and exchanges each input information. The channel address is written,
A control memory that shifts the channel address in parallel with the operation of the input shift register, and a sequential address of each output channel,
A sequential address memory stored in a plurality of registers that can be read in parallel, the control memory and the sequential address memory,
an address comparison circuit that repeatedly compares addresses output in parallel at corresponding positions for each shift operation of the control memory and sends a write signal to a sequential address with a matching result; and an address comparison circuit that receives the write signal. For a channel address, an output data memory receives input data corresponding to the channel address from the input shift register and latches it, and after performing a comparison operation for one frame, latches the contents of the output data memory, 1. A time switch comprising an output shift register for sequentially reading out all latched contents and multiplexing them onto an output highway.