JPS6243357B2 - - Google Patents
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- JPS6243357B2 JPS6243357B2 JP12905681A JP12905681A JPS6243357B2 JP S6243357 B2 JPS6243357 B2 JP S6243357B2 JP 12905681 A JP12905681 A JP 12905681A JP 12905681 A JP12905681 A JP 12905681A JP S6243357 B2 JPS6243357 B2 JP S6243357B2
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- 239000004065 semiconductor Substances 0.000 claims description 24
- 238000005253 cladding Methods 0.000 claims description 20
- 230000000903 blocking effect Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
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- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
本発明は、埋め込み構造半導体レーザの改良に
関する。
関する。
第１図に従来におけるInGaAsP／InP埋め込み
構造半導体レーザを示す。第２図に電流―光出力
特性の一例を示す。この様なレーザにおいては、
活性層２に流れる電流Ieに比べて、リーク電流Ｉ
Lを小さくすることが低しきい値及び高効率を実
現する上で重要となつている。活性層の両脇を流
れるリーク電流ＩLは上側クラツド層（Ｐ―
InP）４、埋め込み層（ｎ―InP）７、電流ブロ
ツク層（ｐ―InP）６、下側クラツド層（InP）
２からなるpnpn構造によつて極めて小さく出来
る。しかしpnpn構造がターンオンすると過大な
リーク電流ＩLが流れるためpnpn構造のターンオ
ン電圧を高くすることが必要である。このターン
オン電圧を高くすることは各層のキヤリア濃度を
適当にすることにより容易である。しかし第１図
のＩGに示す様なゲート電流が流れるとサイリス
タ作用により、ターンオン電圧が極端に低下す
る。この様なゲート電流ＩGを無くすことは活性
層３と電流ブロツク層６の上に境界とを合せて電
流通路をなくすことによつて可能である。しかし
実際にゲート電流ＩGの電流通路のない構造を再
現性良く製作することは製造技術上ほとんど不可
能である。
構造半導体レーザを示す。第２図に電流―光出力
特性の一例を示す。この様なレーザにおいては、
活性層２に流れる電流Ieに比べて、リーク電流Ｉ
Lを小さくすることが低しきい値及び高効率を実
現する上で重要となつている。活性層の両脇を流
れるリーク電流ＩLは上側クラツド層（Ｐ―
InP）４、埋め込み層（ｎ―InP）７、電流ブロ
ツク層（ｐ―InP）６、下側クラツド層（InP）
２からなるpnpn構造によつて極めて小さく出来
る。しかしpnpn構造がターンオンすると過大な
リーク電流ＩLが流れるためpnpn構造のターンオ
ン電圧を高くすることが必要である。このターン
オン電圧を高くすることは各層のキヤリア濃度を
適当にすることにより容易である。しかし第１図
のＩGに示す様なゲート電流が流れるとサイリス
タ作用により、ターンオン電圧が極端に低下す
る。この様なゲート電流ＩGを無くすことは活性
層３と電流ブロツク層６の上に境界とを合せて電
流通路をなくすことによつて可能である。しかし
実際にゲート電流ＩGの電流通路のない構造を再
現性良く製作することは製造技術上ほとんど不可
能である。
すなわち、実際の半導体レーザでは、ゲート電
流ＩGが多かれ少なかれ流れるため半導体レーザ
の注入電流を増すにつれゲート電流ＩGが増大
し、pnpn構造のターンオン電圧が低下する。そ
して半導体レーザに加わる印加電圧がターンオン
電圧になつたとき、pnpn構造がターンオンして
過大なリーク電流ＩLが流れるため、第２図に示
す様に光出力が激減する。そのため第２図に示す
様な素子では最高出力が30℃で約20mW程度と低
かつた。又高温になるほど小さい注入電流でター
ンオンするため高温の出力が特に低下する。この
様に従来の埋め込み構造半導体レーザではpnpn
構造にゲート電流ＩGが流れるとターンオン電圧
が低下して低い注入電流でターンオンするため最
高出力が低く、特に高温での出力が低下するとい
う欠点を有していた。
流ＩGが多かれ少なかれ流れるため半導体レーザ
の注入電流を増すにつれゲート電流ＩGが増大
し、pnpn構造のターンオン電圧が低下する。そ
して半導体レーザに加わる印加電圧がターンオン
電圧になつたとき、pnpn構造がターンオンして
過大なリーク電流ＩLが流れるため、第２図に示
す様に光出力が激減する。そのため第２図に示す
様な素子では最高出力が30℃で約20mW程度と低
かつた。又高温になるほど小さい注入電流でター
ンオンするため高温の出力が特に低下する。この
様に従来の埋め込み構造半導体レーザではpnpn
構造にゲート電流ＩGが流れるとターンオン電圧
が低下して低い注入電流でターンオンするため最
高出力が低く、特に高温での出力が低下するとい
う欠点を有していた。
本発明の目的は、ゲート電流ＩGが流れても
pnpn構造のターンオン電圧が低下せず最高出力
が高くかつ高温でも高出力の埋め込み構造半導体
レーザを提供する事にある。
pnpn構造のターンオン電圧が低下せず最高出力
が高くかつ高温でも高出力の埋め込み構造半導体
レーザを提供する事にある。
本発明によれば、第１導電型の半導体基板と、
この半導体基板の上に形成された第１導電型の下
側クラツド層と、この下側クラツド層の上に形成
されたストライプ状の活性層と、この活性層上に
形成されかつ第１導電型と反対の第２導電型を有
するストライプ状の上側クラツド層と、活性層の
両側に形成されかつ電流ブロツク層の禁制帯幅に
比し小さな禁制帯幅有する第１の半導体層と、こ
の第１の半導体層の上でかつ活性層の両側に形成
された第２導電型の電流ブロツク層と、この電流
ブロツク層上でかつ上側クラツド層の両側に形成
された第１導電型の埋め込み層を具備したことを
特徴とする埋め込み構造半導体レーザが得られ
る。
この半導体基板の上に形成された第１導電型の下
側クラツド層と、この下側クラツド層の上に形成
されたストライプ状の活性層と、この活性層上に
形成されかつ第１導電型と反対の第２導電型を有
するストライプ状の上側クラツド層と、活性層の
両側に形成されかつ電流ブロツク層の禁制帯幅に
比し小さな禁制帯幅有する第１の半導体層と、こ
の第１の半導体層の上でかつ活性層の両側に形成
された第２導電型の電流ブロツク層と、この電流
ブロツク層上でかつ上側クラツド層の両側に形成
された第１導電型の埋め込み層を具備したことを
特徴とする埋め込み構造半導体レーザが得られ
る。
以下図面を参照して本発明を詳しく説明する。
第３図は、本発明の一実施例のInGaAsP／InP
埋め込み構造半導体レーザの断面図である。図
中、３０はｎ―InP基板、３１は下側クラツド層
（ｎ―InP、厚さ〜５μｍ）、３２は活性層（ノン
ドープInGaAsP、厚さ〜0.2μｍ、λ〜1.3μ
ｍ）、３３は上側クラツド層（ｐ―InP、厚さ〜
2.5μｍ）、３４はキヤツプ層（ｐ―InGaAsP、λ
〜1.3μｍ）、厚さ〜0.7μｍ）、３５はInGaAsP層
（ｎまたはｐ型、厚さ〜0.5μｍ、λ〜1.25μ
ｍ）、３６は電流ブロツク層（ｐ―InP、厚さ〜
0.5μｍ）、３７は埋め込み層（ｎ―InP、厚さ〜
２μｍ）３８はｎ―InGaAsP層（厚さ〜１μ
ｍ）、３９はZn拡散層、４０はSiO2膜、４１はｐ
電極、４２はｎ電極である。本実施例において
は、上側クラツド層３３、埋め込み層３７、電流
ブロツク層３６、InGaAsP層３５、下側クラツ
ド層３１からなるpnpn構造でもれ電流ＩLを阻止
している。従来のpnpn構造と異なり、本実施例
のpnpn構造ではInGaAsP層３５があるのが特徴
である。InGaAsP層３５があるため上記pnpn構
造の１部分であるnpnトランジスタ４３の利得を
非常に小さくすることが出来る。InGaAs層３５
は電流ブロツク層（ｐ―InP）３６よりも狭い禁
制帯幅を有する。そのため、InGaAsP層３５が
ｎ型の場合には、上記npnトランジスタ４３のエ
ミツタ注入効率が非常に低下するため、それにつ
れnpnトランジスタ４３の利得も非常に低下す
る。一方、InGaAsP層３５がｐ型の場合には、
InGaAsP層３５と電流ブロツク層３６の間のヘ
テロ障壁のためベース輸送効率が非常に低下する
ためそれにつれnpnトランジスタ４３の利得も非
常に低下する。すなわちInGaAsP層３５がｎ型
およびｐ型いずれの場合にも、npnトランジスタ
４３の利得は非常に低下するため、図中のゲート
電流ＩGが流れても本実施例のpnpn構造のターン
オン電圧は低下しない。従つて各層のキヤリア濃
度を適当にして、ターンオン電圧を〜4V程度に
高くすることにより、実用的な注入電流領域で
pnpn構造がターンオンせずに、ここを流れるリ
ーク電流ＩLをほとんど零にすることが出来る。
この様にpnpn構造を流れる無効電流がほとんど
無いため非常に高出力及び高温動作が可能な埋め
込み構造半導体レーザが得られる。
埋め込み構造半導体レーザの断面図である。図
中、３０はｎ―InP基板、３１は下側クラツド層
（ｎ―InP、厚さ〜５μｍ）、３２は活性層（ノン
ドープInGaAsP、厚さ〜0.2μｍ、λ〜1.3μ
ｍ）、３３は上側クラツド層（ｐ―InP、厚さ〜
2.5μｍ）、３４はキヤツプ層（ｐ―InGaAsP、λ
〜1.3μｍ）、厚さ〜0.7μｍ）、３５はInGaAsP層
（ｎまたはｐ型、厚さ〜0.5μｍ、λ〜1.25μ
ｍ）、３６は電流ブロツク層（ｐ―InP、厚さ〜
0.5μｍ）、３７は埋め込み層（ｎ―InP、厚さ〜
２μｍ）３８はｎ―InGaAsP層（厚さ〜１μ
ｍ）、３９はZn拡散層、４０はSiO2膜、４１はｐ
電極、４２はｎ電極である。本実施例において
は、上側クラツド層３３、埋め込み層３７、電流
ブロツク層３６、InGaAsP層３５、下側クラツ
ド層３１からなるpnpn構造でもれ電流ＩLを阻止
している。従来のpnpn構造と異なり、本実施例
のpnpn構造ではInGaAsP層３５があるのが特徴
である。InGaAsP層３５があるため上記pnpn構
造の１部分であるnpnトランジスタ４３の利得を
非常に小さくすることが出来る。InGaAs層３５
は電流ブロツク層（ｐ―InP）３６よりも狭い禁
制帯幅を有する。そのため、InGaAsP層３５が
ｎ型の場合には、上記npnトランジスタ４３のエ
ミツタ注入効率が非常に低下するため、それにつ
れnpnトランジスタ４３の利得も非常に低下す
る。一方、InGaAsP層３５がｐ型の場合には、
InGaAsP層３５と電流ブロツク層３６の間のヘ
テロ障壁のためベース輸送効率が非常に低下する
ためそれにつれnpnトランジスタ４３の利得も非
常に低下する。すなわちInGaAsP層３５がｎ型
およびｐ型いずれの場合にも、npnトランジスタ
４３の利得は非常に低下するため、図中のゲート
電流ＩGが流れても本実施例のpnpn構造のターン
オン電圧は低下しない。従つて各層のキヤリア濃
度を適当にして、ターンオン電圧を〜4V程度に
高くすることにより、実用的な注入電流領域で
pnpn構造がターンオンせずに、ここを流れるリ
ーク電流ＩLをほとんど零にすることが出来る。
この様にpnpn構造を流れる無効電流がほとんど
無いため非常に高出力及び高温動作が可能な埋め
込み構造半導体レーザが得られる。
本実施例の埋め込み構造半導体レーザの製造法
を簡単に述べる。まずｎ―InP基板３０上に下側
クラツド層３１、活性層３２、上側クラツド層３
３、キヤツプ層３４を液相エピタキシヤル技術等
を用いて形成する。次にSiO2膜等を２２７とし
たホトエツチングによりキヤツプ層３４上側クラ
ツド層３３、活性層３２をストライプ化する。こ
の時、第３図の様に下側クラツド層３１で必らず
しもエツチングを止める必要はなくｎ―InP基板
３０まで達するまでエツチングを行なつてもよ
い。その後、液相エピタキシヤル技術等を用いて
InGaAsP層３５、電流ブロツク層３６、埋め込
み層３７、ｎ―InGaAsP層３８を形成する成長
の際、キヤツプ層３５の上にSiO2膜を形成しス
トライプの両側にのみ成長を行なわせる。その後
SiO2膜４０をCVD法及びホトエツチング法を用
いて形成しZn拡散層３９ｐ電極４１、ｎ電極４
２を形成する。
を簡単に述べる。まずｎ―InP基板３０上に下側
クラツド層３１、活性層３２、上側クラツド層３
３、キヤツプ層３４を液相エピタキシヤル技術等
を用いて形成する。次にSiO2膜等を２２７とし
たホトエツチングによりキヤツプ層３４上側クラ
ツド層３３、活性層３２をストライプ化する。こ
の時、第３図の様に下側クラツド層３１で必らず
しもエツチングを止める必要はなくｎ―InP基板
３０まで達するまでエツチングを行なつてもよ
い。その後、液相エピタキシヤル技術等を用いて
InGaAsP層３５、電流ブロツク層３６、埋め込
み層３７、ｎ―InGaAsP層３８を形成する成長
の際、キヤツプ層３５の上にSiO2膜を形成しス
トライプの両側にのみ成長を行なわせる。その後
SiO2膜４０をCVD法及びホトエツチング法を用
いて形成しZn拡散層３９ｐ電極４１、ｎ電極４
２を形成する。
最後に本発明が有する特徴を要約するとリーク
電流に極めて小さな、高出力及び高温動作が可能
な埋め込み構造半導体レーザが得られることであ
る。
電流に極めて小さな、高出力及び高温動作が可能
な埋め込み構造半導体レーザが得られることであ
る。
第１図は従来のInGaAsP／InP埋め込み構造半
導体レーザの断面図である。第２図は従来の
InGaAsP／InP埋め込み構造半導体レーザの電流
―光出力特性の一例である。第３図は本発明の一
実施例のInGaAsP／InP埋め込み構造半導体レー
ザの断面図である。 図中、１…ｎ―InP基板、２…下側クラツド
層、３…活性層、４…上側クラツド層、５…キヤ
ツプ層、６…電流ブロツク層、７…埋め込み層、
８…ｎ―InGaAsP層、９…Zn拡散層、１０…
SiO2膜、１１…ｐ側電極、１２…ｎ側電極、３
０…ｎ―InP基板、３１…下側クラツド層、３２
…活性層、３３…上側クラツド層、３４…キヤツ
プ層、３５…InGaAsP層、３６…電流ブロツク
層、３７…埋め込み層、３８…ｎ―InGaAsP
層、３９…Zn拡散層、４０…SiO2膜、４１…ｐ
電極、４２…ｎ電極、４３…npnトランジスタで
ある。
導体レーザの断面図である。第２図は従来の
InGaAsP／InP埋め込み構造半導体レーザの電流
―光出力特性の一例である。第３図は本発明の一
実施例のInGaAsP／InP埋め込み構造半導体レー
ザの断面図である。 図中、１…ｎ―InP基板、２…下側クラツド
層、３…活性層、４…上側クラツド層、５…キヤ
ツプ層、６…電流ブロツク層、７…埋め込み層、
８…ｎ―InGaAsP層、９…Zn拡散層、１０…
SiO2膜、１１…ｐ側電極、１２…ｎ側電極、３
０…ｎ―InP基板、３１…下側クラツド層、３２
…活性層、３３…上側クラツド層、３４…キヤツ
プ層、３５…InGaAsP層、３６…電流ブロツク
層、３７…埋め込み層、３８…ｎ―InGaAsP
層、３９…Zn拡散層、４０…SiO2膜、４１…ｐ
電極、４２…ｎ電極、４３…npnトランジスタで
ある。
Claims (1)
- １ 第１導電型の半導体基板と、この半導体基板
の上に形成された第１導電型の下側クラツド層
と、この下側クラツド層の上に形成されたストラ
イプ状の活性層と、この活性層の上に形成されか
つ前記第１導電型と反対の第２導電型を有するス
トライプ状の上側クラツド層と、前記活性層の両
側に形成され電流ブロツク層の禁制帯幅に比し小
さな禁制帯幅を有する第１の半導体層と、この第
１の半導体層の上でかつ前記活性層の両側に形成
された第２導電型の電流ブロツク層と、この電流
ブロツク層の上でかつ前記上側クラツド層の両側
に形成された第１導電型の埋め込み層とを具備し
たことを特徴とする埋め込み構造半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12905681A JPS5831592A (ja) | 1981-08-18 | 1981-08-18 | 埋め込み構造半導体レ−ザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12905681A JPS5831592A (ja) | 1981-08-18 | 1981-08-18 | 埋め込み構造半導体レ−ザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831592A JPS5831592A (ja) | 1983-02-24 |
| JPS6243357B2 true JPS6243357B2 (ja) | 1987-09-12 |
Family
ID=14999991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12905681A Granted JPS5831592A (ja) | 1981-08-18 | 1981-08-18 | 埋め込み構造半導体レ−ザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831592A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126885A (ja) * | 1983-12-13 | 1985-07-06 | Matsushita Electric Ind Co Ltd | 半導体発光装置 |
| JPH0827619B2 (ja) * | 1985-02-07 | 1996-03-21 | 富士ゼロックス株式会社 | 文字処理方法およびその装置 |
| JPH0766994B2 (ja) * | 1985-02-19 | 1995-07-19 | シャープ株式会社 | 半導体レーザ素子 |
| JPS61204994A (ja) * | 1985-03-08 | 1986-09-11 | Fujitsu Ltd | 半導体発光装置 |
| JPH0821751B2 (ja) * | 1986-02-28 | 1996-03-04 | 株式会社日立製作所 | 半導体装置 |
| JPS6260285A (ja) * | 1985-09-10 | 1987-03-16 | Sharp Corp | 半導体レ−ザ素子 |
| JPS6276583A (ja) * | 1985-09-12 | 1987-04-08 | Agency Of Ind Science & Technol | 半導体レ−ザ |
| JPS63221045A (ja) * | 1987-03-10 | 1988-09-14 | Matsushita Electric Ind Co Ltd | 千鳥ヘツド用デ−タ生成回路 |
| JP3241002B2 (ja) | 1998-09-02 | 2001-12-25 | 日本電気株式会社 | 半導体レーザの製造方法 |
-
1981
- 1981-08-18 JP JP12905681A patent/JPS5831592A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5831592A (ja) | 1983-02-24 |
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