JPH04257284A - 埋め込みヘテロ構造半導体レーザ - Google Patents
埋め込みヘテロ構造半導体レーザInfo
- Publication number
- JPH04257284A JPH04257284A JP3907991A JP3907991A JPH04257284A JP H04257284 A JPH04257284 A JP H04257284A JP 3907991 A JP3907991 A JP 3907991A JP 3907991 A JP3907991 A JP 3907991A JP H04257284 A JPH04257284 A JP H04257284A
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- JP
- Japan
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- layer
- semiconductor laser
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- 125000005842 heteroatom Chemical group 0.000 title 1
- 238000005253 cladding Methods 0.000 claims description 19
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、活性層以外の領域に
電流が流れないように電流ブロック層を設けた埋め込み
ヘテロ構造半導体レーザについてのものである。
電流が流れないように電流ブロック層を設けた埋め込み
ヘテロ構造半導体レーザについてのものである。
【０００２】
【従来の技術】光ファイバ通信用の光源には、埋め込み
ヘテロ構造半導体レーザ（以下、単に半導体レーザとい
う。）が主に用いられている。
ヘテロ構造半導体レーザ（以下、単に半導体レーザとい
う。）が主に用いられている。
【０００３】次に、従来技術による半導体レーザの構成
を図２により説明する。図２の１はｎ型基板、２はｎ型
バッファ層、３は活性層、４は基板１と極性が反対のｐ
型クラッド層、１２はｐ型電流ブロック層、６はｎ型電
流ブロック層、７はｐ型埋め込み層、８は電極形成層、
１０はｎ側電極、１１はｐ側電極である。
を図２により説明する。図２の１はｎ型基板、２はｎ型
バッファ層、３は活性層、４は基板１と極性が反対のｐ
型クラッド層、１２はｐ型電流ブロック層、６はｎ型電
流ブロック層、７はｐ型埋め込み層、８は電極形成層、
１０はｎ側電極、１１はｐ側電極である。
【０００４】図２では、発光部の活性層３に効率よく電
流が流れるように、活性層３を含むメサストライプ以外
の領域を活性層３と逆方向接合にして電流ブロック層１
２、６を形成し、ｐ−ｎ−ｐ−ｎサイリスタ構造の電流
ブロック部にしている。しかし、ｐ型クラッド層４から
ｐ型電流ブロック層５に流れる漏れ電流がｐ−ｎ−ｐ−
ｎ電流ブロック部のゲート電流として作用するので、高
電流注入動作時はｐ−ｎ−ｐ−ｎ電流ブロック部のター
ンオンが起き、電流ブロック部全体に大きな電流が流れ
る結果、図４アの特性になる。
流が流れるように、活性層３を含むメサストライプ以外
の領域を活性層３と逆方向接合にして電流ブロック層１
２、６を形成し、ｐ−ｎ−ｐ−ｎサイリスタ構造の電流
ブロック部にしている。しかし、ｐ型クラッド層４から
ｐ型電流ブロック層５に流れる漏れ電流がｐ−ｎ−ｐ−
ｎ電流ブロック部のゲート電流として作用するので、高
電流注入動作時はｐ−ｎ−ｐ−ｎ電流ブロック部のター
ンオンが起き、電流ブロック部全体に大きな電流が流れ
る結果、図４アの特性になる。
【０００５】次に、従来技術による他の半導体レーザの
構成を図３により説明する。図３は図２の半導体レーザ
を改善したものである。図３の５は利得抑制層であり、
その他は図２と同じものである。利得抑制層５は、禁制
帯幅が活性層３よりも広く、電流ブロック層５、６より
も狭いので、ｐ−ｎ−ｐ−ｎ電流ブロック部のゲート電
流に対する感度が下がり、ターンオンが発生しにくくな
る。しかし、利得抑制層５の禁制帯幅が図２のｐ型電流
ブロック層１２よりも狭いので、ｐ型クラッド層４から
の漏れ電流は大きくなり、図４イの特性となる。
構成を図３により説明する。図３は図２の半導体レーザ
を改善したものである。図３の５は利得抑制層であり、
その他は図２と同じものである。利得抑制層５は、禁制
帯幅が活性層３よりも広く、電流ブロック層５、６より
も狭いので、ｐ−ｎ−ｐ−ｎ電流ブロック部のゲート電
流に対する感度が下がり、ターンオンが発生しにくくな
る。しかし、利得抑制層５の禁制帯幅が図２のｐ型電流
ブロック層１２よりも狭いので、ｐ型クラッド層４から
の漏れ電流は大きくなり、図４イの特性となる。
【０００６】
【発明が解決しようとする課題】図２や図３では、それ
ぞれ電流ブロック部のターンオンが発生したり、漏れ電
流が増えたりするので、高出力が得られない。この発明
は、ＩｎＧａＡｓＰ利得抑制層をｎ型バッファ層２とｎ
型電流ブロック層６の間に設けることにより、ｐ−ｎ−
ｐ−ｎ電流ブロック部のターンオンを防ぎ、メサストラ
イプ側面で利得抑制層が活性層３、ｐ型クラッド層４に
直接触れない構造の隔離層を設けることにより、ｐ型ク
ラッド層４からＩｎＧａＡｓＰ利得抑制層に流れる漏れ
電流を抑制し、高電流注入時にも光出力が低下しない半
導体レーザの提供を目的とする。
ぞれ電流ブロック部のターンオンが発生したり、漏れ電
流が増えたりするので、高出力が得られない。この発明
は、ＩｎＧａＡｓＰ利得抑制層をｎ型バッファ層２とｎ
型電流ブロック層６の間に設けることにより、ｐ−ｎ−
ｐ−ｎ電流ブロック部のターンオンを防ぎ、メサストラ
イプ側面で利得抑制層が活性層３、ｐ型クラッド層４に
直接触れない構造の隔離層を設けることにより、ｐ型ク
ラッド層４からＩｎＧａＡｓＰ利得抑制層に流れる漏れ
電流を抑制し、高電流注入時にも光出力が低下しない半
導体レーザの提供を目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
、この発明では、基板１上に、基板１と極性が同じバッ
ファ層２、活性層３、基板１と極性が反対のクラッド層
４を順次成長させ、活性層３を含むメサストライプ以外
の領域をクラッド層４の表面から活性層３が分断される
深さまで取り除き、電流ブロック層をこの部分に活性層
３と逆方向に接合して成長させる埋め込みヘテロ構造半
導体レーザにおいて、電流ブロック部に禁制帯幅が活性
層３よりも広く、バッファ層２、クラッド層４よりも狭
い利得抑制層５と、メサストライプ側面で利得抑制層５
が活性層３、クラッド層４に直接触れない構造の隔離層
９を備える。
、この発明では、基板１上に、基板１と極性が同じバッ
ファ層２、活性層３、基板１と極性が反対のクラッド層
４を順次成長させ、活性層３を含むメサストライプ以外
の領域をクラッド層４の表面から活性層３が分断される
深さまで取り除き、電流ブロック層をこの部分に活性層
３と逆方向に接合して成長させる埋め込みヘテロ構造半
導体レーザにおいて、電流ブロック部に禁制帯幅が活性
層３よりも広く、バッファ層２、クラッド層４よりも狭
い利得抑制層５と、メサストライプ側面で利得抑制層５
が活性層３、クラッド層４に直接触れない構造の隔離層
９を備える。
【０００８】
【作用】次に、この発明による半導体レーザの構成を図
１により説明する。図１の９は隔離層であり、その他の
部分は図３と同じものである。隔離層９は活性層３より
禁制帯幅が広く、活性層３、ｎ型バッファ層２に比べて
抵抗率が高いので、ｐ型クラッド層４を流れる電流のほ
とんどは活性層３を通してｎ型バッファ層２に流れ、隔
離層９へは微少な漏れ電流しか流れない。
１により説明する。図１の９は隔離層であり、その他の
部分は図３と同じものである。隔離層９は活性層３より
禁制帯幅が広く、活性層３、ｎ型バッファ層２に比べて
抵抗率が高いので、ｐ型クラッド層４を流れる電流のほ
とんどは活性層３を通してｎ型バッファ層２に流れ、隔
離層９へは微少な漏れ電流しか流れない。
【０００９】高電流注入動作時にｐ型クラッド層４から
隔離層９、利得抑制層５を通りｎ型バッファ層２に流れ
込む電流は、ｐ型埋め込み層７、ｎ型電流ブロック層６
、利得抑制層５、ｎ型バッファ層２で構成されるｐ−ｎ
−ｐ−ｎサイリスタ構造のゲート電流として作用するが
、利得抑制層５の存在によってターンオンが抑制され、
電流ブロック部全体に大きな電流が流れるのを防ぐ。こ
の結果、図１の半導体レーザは図４ウの特性になる。
隔離層９、利得抑制層５を通りｎ型バッファ層２に流れ
込む電流は、ｐ型埋め込み層７、ｎ型電流ブロック層６
、利得抑制層５、ｎ型バッファ層２で構成されるｐ−ｎ
−ｐ−ｎサイリスタ構造のゲート電流として作用するが
、利得抑制層５の存在によってターンオンが抑制され、
電流ブロック部全体に大きな電流が流れるのを防ぐ。こ
の結果、図１の半導体レーザは図４ウの特性になる。
【００１０】次に、図１の半導体レーザの製造方法を説
明する。半導体基板材料としてｎ型ＩｎＰを使用する場
合を例にする。
明する。半導体基板材料としてｎ型ＩｎＰを使用する場
合を例にする。
【００１１】まず、平坦な（１００）ｎ型ＩｎＰ基板１
上にｎ型ＩｎＰバッファ層２、ＩｎＧａＡｓＰ活性層３
、ｐ型ＩｎＰクラッド層４を順次成長させる。
上にｎ型ＩｎＰバッファ層２、ＩｎＧａＡｓＰ活性層３
、ｐ型ＩｎＰクラッド層４を順次成長させる。
【００１２】次に、通常のフォトリソ工程によって、活
性層が分断される深さまで幅１μｍ程度の〈０１１〉方
向メサストライプ状にエッチングする。このメサストラ
イプ部の側面にだけＩｎＰ隔離層９を成長させた後、Ｉ
ｎＧａＡｓＰ利得抑制層５、ｎ型ＩｎＰ電流ブロック層
６、ｐ型ＩｎＰ埋め込み層７、ｐ型ＩｎＧａＡｓＰ電極
形成層８を成長させ、最後に電極１０、１１を形成する
。
性層が分断される深さまで幅１μｍ程度の〈０１１〉方
向メサストライプ状にエッチングする。このメサストラ
イプ部の側面にだけＩｎＰ隔離層９を成長させた後、Ｉ
ｎＧａＡｓＰ利得抑制層５、ｎ型ＩｎＰ電流ブロック層
６、ｐ型ＩｎＰ埋め込み層７、ｐ型ＩｎＧａＡｓＰ電極
形成層８を成長させ、最後に電極１０、１１を形成する
。
【００１３】
【発明の効果】この発明によれば、ＩｎＧａＡｓＰ利得
抑制層５の存在によってｐ−ｎ−ｐ−ｎ電流ブロック部
のターンオンを防ぎ、ＩｎＰ隔離層９の存在によって、
ｐ型クラッド層４からＩｎＧａＡｓＰ利得抑制層５に流
れる漏れ電流を抑制できるので、高電流注入時にも光出
力が低下しない半導体レーザが得られる。
抑制層５の存在によってｐ−ｎ−ｐ−ｎ電流ブロック部
のターンオンを防ぎ、ＩｎＰ隔離層９の存在によって、
ｐ型クラッド層４からＩｎＧａＡｓＰ利得抑制層５に流
れる漏れ電流を抑制できるので、高電流注入時にも光出
力が低下しない半導体レーザが得られる。
【図１】この発明による半導体レーザの構成図である。
【図２】従来技術による半導体レーザの構成図である。
【図３】従来技術による他の半導体レーザの構成図であ
る。
る。
【図４】半導体レーザの光出力特性図である。
１ ｎ型基板
２ ｎ型バッファ層
３ 活性層
４ ｐ型クラッド層
５ ＩｎＧａＡｓＰ利得抑制層
６ ｎ型電流ブロック層
７ ｐ型埋め込み層
８ 電極形成層
９ 隔離層
１０ ｎ側電極
１１ ｐ側電極
１２ ｐ型電流ブロック層
Claims (2)
- 【請求項１】 基板（１） 上に、基板（１） と極
性が同じバッファ層（２） 、活性層（３） 、基板（
１） と極性が反対のクラッド層（４） を順次成長さ
せ、活性層（３） を含むメサストライプ以外の領域を
クラッド層（４） の表面から活性層（３） が分断さ
れる深さまで取り除き、この部分に活性層（３） と逆
方向接合の電流ブロック層を成長させる埋め込みヘテロ
構造の半導体レーザにおいて、電流ブロック部に禁制帯
幅が活性層（３） よりも広く、バッファ層（２） 、
クラッド層（４） よりも狭い利得抑制層（５） と、
メサストライプ側面で利得抑制層（５） が活性層（３
） 、クラッド層（４） に直接触れない構造の隔離層
（９） を備えることを特徴とする埋め込みヘテロ構造
半導体レーザ。 - 【請求項２】 請求項１記載の隔離層（９） の抵抗
率がクラッド層（４） よりも高いことを特徴とする埋
め込みヘテロ構造半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3907991A JPH04257284A (ja) | 1991-02-08 | 1991-02-08 | 埋め込みヘテロ構造半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3907991A JPH04257284A (ja) | 1991-02-08 | 1991-02-08 | 埋め込みヘテロ構造半導体レーザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257284A true JPH04257284A (ja) | 1992-09-11 |
Family
ID=12543098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3907991A Pending JPH04257284A (ja) | 1991-02-08 | 1991-02-08 | 埋め込みヘテロ構造半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257284A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338654A (ja) * | 1993-05-28 | 1994-12-06 | Nec Corp | 半導体レーザ、その製造方法及び半導体レーザアレイ |
| JPH0888445A (ja) * | 1994-09-20 | 1996-04-02 | Nec Corp | 埋め込み型ｐ型基板半導体レーザ |
-
1991
- 1991-02-08 JP JP3907991A patent/JPH04257284A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338654A (ja) * | 1993-05-28 | 1994-12-06 | Nec Corp | 半導体レーザ、その製造方法及び半導体レーザアレイ |
| JPH0888445A (ja) * | 1994-09-20 | 1996-04-02 | Nec Corp | 埋め込み型ｐ型基板半導体レーザ |
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