JPS6232544A - 情報処理装置の異常検出回路 - Google Patents
情報処理装置の異常検出回路Info
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- JPS6232544A JPS6232544A JP60171202A JP17120285A JPS6232544A JP S6232544 A JPS6232544 A JP S6232544A JP 60171202 A JP60171202 A JP 60171202A JP 17120285 A JP17120285 A JP 17120285A JP S6232544 A JPS6232544 A JP S6232544A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、情報処理装置の異常検出回路に関するもの
である。
である。
第2図は実開昭59−174642号公@に掲載されて
いる従来の情報処理装置の異常検出回路の構成の一例を
示すブロック図である。
いる従来の情報処理装置の異常検出回路の構成の一例を
示すブロック図である。
第2図において、1は計算機本体、10は前記計算機本
体1の中央演算処理装置(以下r CP UJという)
、11はリードオンリメモリ(以下rROMJという)
、12はランダムアクセスメモリ(以下rRAMJとい
う)、13はメモリパリティ発生回路、14はパリティ
ビットメモリ用RAM、15はメモリパリティチェック
回路、17は110ポ−トであシ、これらは前記CPU
10から延長されているバス16に夫々接続されている
。
体1の中央演算処理装置(以下r CP UJという)
、11はリードオンリメモリ(以下rROMJという)
、12はランダムアクセスメモリ(以下rRAMJとい
う)、13はメモリパリティ発生回路、14はパリティ
ビットメモリ用RAM、15はメモリパリティチェック
回路、17は110ポ−トであシ、これらは前記CPU
10から延長されているバス16に夫々接続されている
。
次に上述した構成の情報処理装置の異常検出回路の動作
について説明する。
について説明する。
CPU10はROM11内にストアされているプログラ
ムを実行していき、該プログラムに従ってRAMI 2
に対する演算データの書き込み或いはRAM12からの
演算データの読み出しを行なう。CPU10が、前記R
AM[2に対して演算データ全書き込むに際しては、メ
モリパリティ発生回路13による該書込データのパリテ
ィの計算が行なわれ、該計算の結果は前記メモリパリテ
ィ発生回路13によってパリティビット用RAM14に
書き込まれる。CPU10が前記RAM12がら演算デ
ータを読み出すに際しては、メモリパリティチェック回
路15による該読出しデータのパリティの計算が行なわ
れ、該メモリパリティチェック回路15において該計算
の結果と前記ハリティビット用RAM14に貫き込まれ
たデータ(パリティ値)とが比較される。前記比較の結
果両者が一致していると判断される場合は、前記メモリ
パリティチェック回路15からCPU10に対して処理
実行の継続を指令する信号が出力される。
ムを実行していき、該プログラムに従ってRAMI 2
に対する演算データの書き込み或いはRAM12からの
演算データの読み出しを行なう。CPU10が、前記R
AM[2に対して演算データ全書き込むに際しては、メ
モリパリティ発生回路13による該書込データのパリテ
ィの計算が行なわれ、該計算の結果は前記メモリパリテ
ィ発生回路13によってパリティビット用RAM14に
書き込まれる。CPU10が前記RAM12がら演算デ
ータを読み出すに際しては、メモリパリティチェック回
路15による該読出しデータのパリティの計算が行なわ
れ、該メモリパリティチェック回路15において該計算
の結果と前記ハリティビット用RAM14に貫き込まれ
たデータ(パリティ値)とが比較される。前記比較の結
果両者が一致していると判断される場合は、前記メモリ
パリティチェック回路15からCPU10に対して処理
実行の継続を指令する信号が出力される。
前記比較の結果両者が不一致であると判断される場合は
、メモリパリティチェック回路15によってRAM異常
信号15mがアクチイベートされ、RAM12に異常が
発生したことが外部に警報されるとともに、前記メモリ
パリティチェック回路15からCPU10に対して処理
実行の中断を指令する信号が出力されることとなるっ 1方、ROM11の異常診断については、所謂サムチェ
ックによって行なわれる。即ち、ROM11のデータ内
容をワード毎にすべて加算した値を予めCPtJloに
記憶させておき、前記プログラム実行の空き時間を利用
してCPU10によって行なわれるROM11のデータ
の加算と、該加算によって得られた加算値と予め記憶さ
れている前記加算値とが等しいか否かをCPUI Q自
身がチェックする方式である。前記サムチェックの結果
、ROM11に異常が検出されれば、I10ポート17
から出力されるべきPOM異常信号17aがCPU10
の処理動作を規定しているソフトウェアによって論理レ
ベル″″1”となって外部に警報されるとともに、CP
U10の処理実行も中断されることとまる。
、メモリパリティチェック回路15によってRAM異常
信号15mがアクチイベートされ、RAM12に異常が
発生したことが外部に警報されるとともに、前記メモリ
パリティチェック回路15からCPU10に対して処理
実行の中断を指令する信号が出力されることとなるっ 1方、ROM11の異常診断については、所謂サムチェ
ックによって行なわれる。即ち、ROM11のデータ内
容をワード毎にすべて加算した値を予めCPtJloに
記憶させておき、前記プログラム実行の空き時間を利用
してCPU10によって行なわれるROM11のデータ
の加算と、該加算によって得られた加算値と予め記憶さ
れている前記加算値とが等しいか否かをCPUI Q自
身がチェックする方式である。前記サムチェックの結果
、ROM11に異常が検出されれば、I10ポート17
から出力されるべきPOM異常信号17aがCPU10
の処理動作を規定しているソフトウェアによって論理レ
ベル″″1”となって外部に警報されるとともに、CP
U10の処理実行も中断されることとまる。
従来の情報処理装置の異常検出回路は以上のように構成
されてお、9、ROM11の異常診断は前述した所謂サ
ムチェックによって行なわれるので通常のプログラムの
実行に費される時間外の空き時間がくるまではROM1
1に異常が発生したのか否か全チェックすることができ
なかった。そのため、ROMI IK異常が発生したと
しても直ちに該異常を検出することができず、そのうえ
前記異常の検出’1cPU10の処理動作を規定してい
るソフトウェアによって行なうこととしていたのでソフ
トウェアが複雛になるという問題点があった。又、実際
には異常が発生してい力いのに誤警報を発したシ或いは
CPU10が誤動作したシするような事態が発生しても
これらをチェックすることができないという間[1もあ
った。
されてお、9、ROM11の異常診断は前述した所謂サ
ムチェックによって行なわれるので通常のプログラムの
実行に費される時間外の空き時間がくるまではROM1
1に異常が発生したのか否か全チェックすることができ
なかった。そのため、ROMI IK異常が発生したと
しても直ちに該異常を検出することができず、そのうえ
前記異常の検出’1cPU10の処理動作を規定してい
るソフトウェアによって行なうこととしていたのでソフ
トウェアが複雛になるという問題点があった。又、実際
には異常が発生してい力いのに誤警報を発したシ或いは
CPU10が誤動作したシするような事態が発生しても
これらをチェックすることができないという間[1もあ
った。
この発明は上記のような問題Ak解消するためにかされ
たもので、RAMに発生した異常のみならずROMに発
生した異常をも直ちに検知することができるとともに誤
警報の発生やCPUの誤動作をもチェックできる情報処
理装置の異常検出回路を得ることを目的とする。
たもので、RAMに発生した異常のみならずROMに発
生した異常をも直ちに検知することができるとともに誤
警報の発生やCPUの誤動作をもチェックできる情報処
理装置の異常検出回路を得ることを目的とする。
この発明に係る情報処理装置の異常検出回路は、中央処
理装置がリードオンリメモリ、ランダムアクセスメモリ
に対してデータを書き込んだときの該データのパリティ
を演算し、演算値データをパリティ演算手段で出力し、
該パリティ演算手段から出力された演算値データをパリ
ティ演算値データ記憶手段で記憶し、前記中央処理装置
が前記リードオンリメモリ、ランダムアクセスメモリに
夫々記憶されているデータを読み出したときに該データ
のパリティ値を演算するとともに、該演算値と前記パリ
ティ演算値データ記憶手段に記憶されているパリティ演
算値データとを比較して両者が不一致のときにメモリ異
常信号を異常検知手段で出力し、前記リードオンリメモ
リに対して前記中央処理装置からデータ書き込みアクセ
スが発生したことを検知したときに不正書込異常信号を
不正書込検知手段で出力し、前記中央処理装置がリセッ
トされた後一定時間が好運するまでの間前記メモリ異常
検知手段からの異常信号の出力及び前記不正書込検知手
段からの異常信号の出力を異常信号規制手段で規制する
ものである。
理装置がリードオンリメモリ、ランダムアクセスメモリ
に対してデータを書き込んだときの該データのパリティ
を演算し、演算値データをパリティ演算手段で出力し、
該パリティ演算手段から出力された演算値データをパリ
ティ演算値データ記憶手段で記憶し、前記中央処理装置
が前記リードオンリメモリ、ランダムアクセスメモリに
夫々記憶されているデータを読み出したときに該データ
のパリティ値を演算するとともに、該演算値と前記パリ
ティ演算値データ記憶手段に記憶されているパリティ演
算値データとを比較して両者が不一致のときにメモリ異
常信号を異常検知手段で出力し、前記リードオンリメモ
リに対して前記中央処理装置からデータ書き込みアクセ
スが発生したことを検知したときに不正書込異常信号を
不正書込検知手段で出力し、前記中央処理装置がリセッ
トされた後一定時間が好運するまでの間前記メモリ異常
検知手段からの異常信号の出力及び前記不正書込検知手
段からの異常信号の出力を異常信号規制手段で規制する
ものである。
この発明における異常検知手段は、中央処理装置がリー
ドオンリメモリ、ランダムアクセスメモリに夫々記憶さ
れているデータを読み出したときに該データのパリティ
値を演算するとともに、該演算値とパリティ演算値デー
タ記憶手段に記憶されているパリティ演算値データとを
比較して両者が不一致のときにメモリ異常信号を出力し
、不正書込検知手段は、前記リードオンリメモリに対し
て前記中央処理装置からデータ書き込みアクセスが発生
したことを検知したときく不正書込異常信号を出力し、
異常信号規制手段は、中央処理装置がリセットされた徒
一定時間が好運するまでの間前記メモリ異常検知手段か
らの異常信号の出力及び前記不正書込検知手段からの異
常信号の出力を規制するものである。
ドオンリメモリ、ランダムアクセスメモリに夫々記憶さ
れているデータを読み出したときに該データのパリティ
値を演算するとともに、該演算値とパリティ演算値デー
タ記憶手段に記憶されているパリティ演算値データとを
比較して両者が不一致のときにメモリ異常信号を出力し
、不正書込検知手段は、前記リードオンリメモリに対し
て前記中央処理装置からデータ書き込みアクセスが発生
したことを検知したときく不正書込異常信号を出力し、
異常信号規制手段は、中央処理装置がリセットされた徒
一定時間が好運するまでの間前記メモリ異常検知手段か
らの異常信号の出力及び前記不正書込検知手段からの異
常信号の出力を規制するものである。
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例に従う情報処理装置の異常
検出回路の構成を示すブロック図である。
検出回路の構成を示すブロック図である。
なお、第1図における符号1.10〜16は前述した第
2図にて図示されているものと全く同一のものであるの
で、その説明は省略する。
2図にて図示されているものと全く同一のものであるの
で、その説明は省略する。
第1図において、17は不正書込検知手段即ち不正書込
検出回路、18は前述した異常信号規制手段の一部を構
成しているワンショットタイマ、19は前述した異常信
号規制手段の一部を構成しているインバータ回路、20
は前述した異常信号規制手段の一部を構成しているゲー
ト回路である、なお、前記パリティ演算手段としての機
能はメモリパリティ発生回路13が、パリティ演算値デ
ータ記憶手段としての機能はパリティビットメモリ用R
AM14が、メモリ異常検知手段としての機能はメモリ
パリティチェック回路15が夫々具備している。
検出回路、18は前述した異常信号規制手段の一部を構
成しているワンショットタイマ、19は前述した異常信
号規制手段の一部を構成しているインバータ回路、20
は前述した異常信号規制手段の一部を構成しているゲー
ト回路である、なお、前記パリティ演算手段としての機
能はメモリパリティ発生回路13が、パリティ演算値デ
ータ記憶手段としての機能はパリティビットメモリ用R
AM14が、メモリ異常検知手段としての機能はメモリ
パリティチェック回路15が夫々具備している。
前記不正書込検出回路1Tは、前述したバス16に接続
されているとともにゲート回路20の入力側にも接続さ
れている。前記不正書込検出回路17は、CPU10が
前記ROM11に対してデータ書き込みアクセスを実行
したときに不正書込発生信号17bを論理レベル@1#
とする。ワンショットタイマ18は、その入力側が前記
CPU10のリセット信号出力端子と接続されていると
ともに出力側はインバータ回路19の入力端子と接続さ
れている。前記ワンショットタイマ18は、CPU10
から出力されるリセット信号10bが瞬時に論理レベル
”12になったことに起因して所定時間継続して論理レ
ベル“1“の信号を出力するように構成されている。前
記インバータ回路19は、その出力端子が前述したゲー
ト回路20の入力側に接続されておシ、前記ワンショッ
トタイマ18から出力された信号の論理レベルを反転し
て前記ゲート回路20に出力するものである。ゲート回
路20は、論理和回路22と論理積回路23とで構成さ
れている。論理和回路22は、前記メモリパリティチェ
ック回路15からの出力信号15bと前記不正書込検出
回路1Tからの出力信号17bとの論理和をとって出力
する。論理積回路23は、前記インバータ回路19によ
って論理レベルが反転されたワンショットタイマ18か
らの出力信号と前記論理和回路22からの出力信号との
論理積をとって外部に出力する。
されているとともにゲート回路20の入力側にも接続さ
れている。前記不正書込検出回路17は、CPU10が
前記ROM11に対してデータ書き込みアクセスを実行
したときに不正書込発生信号17bを論理レベル@1#
とする。ワンショットタイマ18は、その入力側が前記
CPU10のリセット信号出力端子と接続されていると
ともに出力側はインバータ回路19の入力端子と接続さ
れている。前記ワンショットタイマ18は、CPU10
から出力されるリセット信号10bが瞬時に論理レベル
”12になったことに起因して所定時間継続して論理レ
ベル“1“の信号を出力するように構成されている。前
記インバータ回路19は、その出力端子が前述したゲー
ト回路20の入力側に接続されておシ、前記ワンショッ
トタイマ18から出力された信号の論理レベルを反転し
て前記ゲート回路20に出力するものである。ゲート回
路20は、論理和回路22と論理積回路23とで構成さ
れている。論理和回路22は、前記メモリパリティチェ
ック回路15からの出力信号15bと前記不正書込検出
回路1Tからの出力信号17bとの論理和をとって出力
する。論理積回路23は、前記インバータ回路19によ
って論理レベルが反転されたワンショットタイマ18か
らの出力信号と前記論理和回路22からの出力信号との
論理積をとって外部に出力する。
前記ゲート回路20は、以下のようにしてCPU10の
動作の正常/異常の判定を行なう。■ROM11のパリ
ティピットがいったんセットされた後に前記ROM11
に対してデータ書込み動作が行なわれなければ、CPU
10は正常に動作していると判定し、論理レベル@1“
の信号を出力しない。
動作の正常/異常の判定を行なう。■ROM11のパリ
ティピットがいったんセットされた後に前記ROM11
に対してデータ書込み動作が行なわれなければ、CPU
10は正常に動作していると判定し、論理レベル@1“
の信号を出力しない。
■ワンショットタイマ18の出力が論理レベル10#に
なった後(即ちROM11のパリティ値セットに要する
時間である数秒間が経過した後)、前記不正書込検出回
路1Tから出力される不正書込が行なわれたことを示す
信号15bの論理レベルが、“ビとなるとCPU10が
異常な状態にあると判定して、論理レベル”1”の信号
を外部に出力する。
なった後(即ちROM11のパリティ値セットに要する
時間である数秒間が経過した後)、前記不正書込検出回
路1Tから出力される不正書込が行なわれたことを示す
信号15bの論理レベルが、“ビとなるとCPU10が
異常な状態にあると判定して、論理レベル”1”の信号
を外部に出力する。
なお、前記CPU10から出力されるリセット信号10
bは、CPU10が、リセットされた直後瞬時に論理レ
ベル11#になるようになっている。
bは、CPU10が、リセットされた直後瞬時に論理レ
ベル11#になるようになっている。
次に上述した構成の情報処理装置の異常検出回路の動作
について以下に説明する。
について以下に説明する。
CPU10がRAM12或いはROM11に対してデー
タの書き込みを行なうと、メモリパリティ発生回路13
は該書込データのパリティを計算し、その計算結果をパ
リティビットメモリ用RAM14に書き込む。これに対
してCPU10がROM11或いはRAMI 2に夫々
記憶されているデータの読み出しを行なうと、メモリパ
リティチェック回路15は、前記読み出しデータのパリ
ティ値を計算するとともに前述したパリティビットメモ
リ用RAM141Cストアされているパリティ値を読み
出し、前記計算したパリティ値と比較する。
タの書き込みを行なうと、メモリパリティ発生回路13
は該書込データのパリティを計算し、その計算結果をパ
リティビットメモリ用RAM14に書き込む。これに対
してCPU10がROM11或いはRAMI 2に夫々
記憶されているデータの読み出しを行なうと、メモリパ
リティチェック回路15は、前記読み出しデータのパリ
ティ値を計算するとともに前述したパリティビットメモ
リ用RAM141Cストアされているパリティ値を読み
出し、前記計算したパリティ値と比較する。
該比較の結果両者が不一致であると判定したときは、R
AM12、ROM11に異常が発生したことを外部に警
報すべく前記論理和回路22に出力するメモリ異常信号
15bの論理レベルを1″とする。CPU10による前
記ROM11に対するデータ書込アクセスが実行される
と、不正書込検出回路17は前記論理和回路22に出力
する不正書込発生信号17bの論理レベルを11”とす
る。
AM12、ROM11に異常が発生したことを外部に警
報すべく前記論理和回路22に出力するメモリ異常信号
15bの論理レベルを1″とする。CPU10による前
記ROM11に対するデータ書込アクセスが実行される
と、不正書込検出回路17は前記論理和回路22に出力
する不正書込発生信号17bの論理レベルを11”とす
る。
上述した2種の信号は、いずれも前記論理積回路23の
1方の入力端子に与えられる。しかしながら上記2種の
異常信号はいずれも該論理積回路23の他方の入力端子
に与えられるワンショットタイマ18から出力されイン
バータ回路19を介して反転された信号の論理レベルが
″O″になっている間即ちCPU10がリセットされた
ことによシリセット信号10bの論理レベルが瞬時に@
1“となってから所定時間が経過するまでの間は、ゲー
ト回路20によってその外部への出力を規制される。
1方の入力端子に与えられる。しかしながら上記2種の
異常信号はいずれも該論理積回路23の他方の入力端子
に与えられるワンショットタイマ18から出力されイン
バータ回路19を介して反転された信号の論理レベルが
″O″になっている間即ちCPU10がリセットされた
ことによシリセット信号10bの論理レベルが瞬時に@
1“となってから所定時間が経過するまでの間は、ゲー
ト回路20によってその外部への出力を規制される。
このようにインバータ回路19からの出力信号の論理レ
ベルが”1”になら)い限り前記2mの異常信号が外部
に出力されないようにした理由は、以下のようである。
ベルが”1”になら)い限り前記2mの異常信号が外部
に出力されないようにした理由は、以下のようである。
即ちCPoloがリセットされリセット信号10bが瞬
時に論理レベルg″1”となった直伊に前記不正書込発
生信号17bのリセツ)、ROM11の全メモリ空間に
対する該ROM11に記憶されているデータの1ワード
毎の読み出しと該読み出したデータの再書き込みの作業
等の作業がCPU10によって行なわれているときに1
これと併行してメモリパリティ発生回路13によってパ
リティビットメモリ用RAM14に対する前記ROM1
1のパリティビットの書込作業が行なわれるのであるが
、この書込作業の最中にゲート回路20から誤警報が出
力されるのを防止するためである。CPol 0がリセ
ットされた後、所定時間が経過しワンショットタイマ1
8の出力が論理レベル“02となれば、不正書込発生信
号1Tb及びメモリ異常信号15bは前記ゲート回路2
0で規制されることなく出力されることとなるので、R
OM11、RAM12或いはCPU10の動作等に異常
が検出されれば直ちにゲート回路20から出、力される
信号の論理レベルは″1#となるものである。ゲート回
路20から出力される信号が論理レベル“l”になれば
、該信号は外部への警報出力或いはCPU10への処理
実行中断指令信号として利用されることとなる。
時に論理レベルg″1”となった直伊に前記不正書込発
生信号17bのリセツ)、ROM11の全メモリ空間に
対する該ROM11に記憶されているデータの1ワード
毎の読み出しと該読み出したデータの再書き込みの作業
等の作業がCPU10によって行なわれているときに1
これと併行してメモリパリティ発生回路13によってパ
リティビットメモリ用RAM14に対する前記ROM1
1のパリティビットの書込作業が行なわれるのであるが
、この書込作業の最中にゲート回路20から誤警報が出
力されるのを防止するためである。CPol 0がリセ
ットされた後、所定時間が経過しワンショットタイマ1
8の出力が論理レベル“02となれば、不正書込発生信
号1Tb及びメモリ異常信号15bは前記ゲート回路2
0で規制されることなく出力されることとなるので、R
OM11、RAM12或いはCPU10の動作等に異常
が検出されれば直ちにゲート回路20から出、力される
信号の論理レベルは″1#となるものである。ゲート回
路20から出力される信号が論理レベル“l”になれば
、該信号は外部への警報出力或いはCPU10への処理
実行中断指令信号として利用されることとなる。
なお、前述したワンショットタイマ1Bのディレィ時間
は、パリティビットセット時に誤警報が出力されること
を完全に防止する意味からもCPU10がROM11の
パリティビットをセットする時間と同一か或いはやや太
き目の値に設定することが望ましく、前記ディレィ時間
をこのように設定することによって、通常処理動作時の
ROM11の異常検出及び不正書込検出を確実に行なう
ことができる。
は、パリティビットセット時に誤警報が出力されること
を完全に防止する意味からもCPU10がROM11の
パリティビットをセットする時間と同一か或いはやや太
き目の値に設定することが望ましく、前記ディレィ時間
をこのように設定することによって、通常処理動作時の
ROM11の異常検出及び不正書込検出を確実に行なう
ことができる。
上述したこの発明に従う一実施例では、メモリのチェッ
ク回路としてメモリパリティチェック回路を設けたもの
を示したが、メモリパリティチェック回路に代えてEC
C回路を使用しても差支えない。
ク回路としてメモリパリティチェック回路を設けたもの
を示したが、メモリパリティチェック回路に代えてEC
C回路を使用しても差支えない。
以上のように、この発明によれば、リードオンリメモリ
、ランダムアクセスメモリから読み出されたデータのパ
リティ演算値とパリティ演算値データ記憶手段に記憶さ
れているパリティ演算値データとが不一致のときにはメ
モリ異常信号を出力し、前記リードオンリメモリに対し
て中央処理装置からデータ書き込みアクセスが発生した
ことを検知したときには不正書込異常信号を出力し、こ
れら2種の異常信号の外部への出力を中央処理装置がリ
セットされた後一定時間が経過するまでの量規制するこ
ととしたので、ランダムアクセスメモリのみならずリー
ドオンリメモリに発生した異常をも直ちに検知すること
ができると共に、誤警報の発生や中央処理装置の誤動作
をもチェックできる情報処理装置の異常検出回路が得ら
れる効果がある。
、ランダムアクセスメモリから読み出されたデータのパ
リティ演算値とパリティ演算値データ記憶手段に記憶さ
れているパリティ演算値データとが不一致のときにはメ
モリ異常信号を出力し、前記リードオンリメモリに対し
て中央処理装置からデータ書き込みアクセスが発生した
ことを検知したときには不正書込異常信号を出力し、こ
れら2種の異常信号の外部への出力を中央処理装置がリ
セットされた後一定時間が経過するまでの量規制するこ
ととしたので、ランダムアクセスメモリのみならずリー
ドオンリメモリに発生した異常をも直ちに検知すること
ができると共に、誤警報の発生や中央処理装置の誤動作
をもチェックできる情報処理装置の異常検出回路が得ら
れる効果がある。
第1図はこの発明の一実施例に従う情報処理装置の異常
検出回路の構成を示すブロック図、第2図は従来の情報
処理装Fの異常検出回路の構成の一例を示すブロック図
である。 図において、1は中央処理装置、10はCPU、11は
ROM、12けRAM、13はメモリパリティ発生回路
、14はパリティビットメモリ用調、15はメモリパリ
ティチェック回路、16はバス、17は不正書込検出回
路、18はワンショットタイマ、19はインバータ回路
、20はゲート回路、22は論理和回路、23は論理積
回路である。 図中、同一符号は同−又は相当部分を示す。
検出回路の構成を示すブロック図、第2図は従来の情報
処理装Fの異常検出回路の構成の一例を示すブロック図
である。 図において、1は中央処理装置、10はCPU、11は
ROM、12けRAM、13はメモリパリティ発生回路
、14はパリティビットメモリ用調、15はメモリパリ
ティチェック回路、16はバス、17は不正書込検出回
路、18はワンショットタイマ、19はインバータ回路
、20はゲート回路、22は論理和回路、23は論理積
回路である。 図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 中央処理装置がリードオンリメモリ、ランダムアクセス
メモリに対してデータを書き込んだときの該データのパ
リテイを演算し、演算値データを出力するパリテイ演算
手段と、該パリテイ演算手段から出力された演算値デー
タを記憶するパリテイ演算値データ記憶手段と、前記中
央処理装置が前記リードオンリメモリ、ランダムアクセ
スメモリに夫々記憶されているデータを読み出したとき
に該データのパリテイ値を演算するとともに、該演算値
と前記パリテイ演算値データ記憶手段に記憶されている
パリテイ演算値データとを比較して両者が不一致のとき
にメモリ異常信号を出力するメモリ異常検知手段と、前
記リードオンリメモリに対して前記中央処理装置からデ
ータ書き込みアクセスが発生したことを検知したときに
不正書込異常信号を出力する不正書込検知手段と、前記
中央処理装置がリセットされた後一定時間が経過するま
での間前記メモリ異常検知手段からの異常信号の出力及
び前記不正書込検知手段からの異常信号の出力を規制す
る異常信号規制手段とを有する情報処理装置の異常検出
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60171202A JPS6232544A (ja) | 1985-08-05 | 1985-08-05 | 情報処理装置の異常検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60171202A JPS6232544A (ja) | 1985-08-05 | 1985-08-05 | 情報処理装置の異常検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6232544A true JPS6232544A (ja) | 1987-02-12 |
Family
ID=15918911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60171202A Pending JPS6232544A (ja) | 1985-08-05 | 1985-08-05 | 情報処理装置の異常検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6232544A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5333561A (en) * | 1992-07-14 | 1994-08-02 | Aisin Seiki Kabushiki Kaisha | Apparatus for shifting sewing position in a sewing machine |
US5982890A (en) * | 1996-05-24 | 1999-11-09 | Hitachi, Ltd. | Method and system for detecting fraudulent data update |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5525155A (en) * | 1978-08-14 | 1980-02-22 | Fujitsu Ltd | Memory access system |
JPS5580895A (en) * | 1978-12-08 | 1980-06-18 | Hitachi Ltd | Memory system |
JPS59211144A (ja) * | 1983-05-16 | 1984-11-29 | Toppan Printing Co Ltd | プログラム暴走時におけるリセツト装置 |
-
1985
- 1985-08-05 JP JP60171202A patent/JPS6232544A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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