JPS6232544A - 情報処理装置の異常検出回路 - Google Patents
情報処理装置の異常検出回路Info
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- JPS6232544A JPS6232544A JP60171202A JP17120285A JPS6232544A JP S6232544 A JPS6232544 A JP S6232544A JP 60171202 A JP60171202 A JP 60171202A JP 17120285 A JP17120285 A JP 17120285A JP S6232544 A JPS6232544 A JP S6232544A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、情報処理装置の異常検出回路に関するもの
である。
である。
第２図は実開昭５９−１７４６４２号公＠に掲載されて
いる従来の情報処理装置の異常検出回路の構成の一例を
示すブロック図である。
いる従来の情報処理装置の異常検出回路の構成の一例を
示すブロック図である。
第２図において、１は計算機本体、１０は前記計算機本
体１の中央演算処理装置（以下ｒ ＣＰ ＵＪという）
、１１はリードオンリメモリ（以下ｒＲＯＭＪという）
、１２はランダムアクセスメモリ（以下ｒＲＡＭＪとい
う）、１３はメモリパリティ発生回路、１４はパリティ
ビットメモリ用ＲＡＭ、１５はメモリパリティチェック
回路、１７は１１０ポ−トであシ、これらは前記ＣＰＵ
１０から延長されているバス１６に夫々接続されている
。
体１の中央演算処理装置（以下ｒ ＣＰ ＵＪという）
、１１はリードオンリメモリ（以下ｒＲＯＭＪという）
、１２はランダムアクセスメモリ（以下ｒＲＡＭＪとい
う）、１３はメモリパリティ発生回路、１４はパリティ
ビットメモリ用ＲＡＭ、１５はメモリパリティチェック
回路、１７は１１０ポ−トであシ、これらは前記ＣＰＵ
１０から延長されているバス１６に夫々接続されている
。
次に上述した構成の情報処理装置の異常検出回路の動作
について説明する。
について説明する。
ＣＰＵ１０はＲＯＭ１１内にストアされているプログラ
ムを実行していき、該プログラムに従ってＲＡＭＩ ２
に対する演算データの書き込み或いはＲＡＭ１２からの
演算データの読み出しを行なう。ＣＰＵ１０が、前記Ｒ
ＡＭ［２に対して演算データ全書き込むに際しては、メ
モリパリティ発生回路１３による該書込データのパリテ
ィの計算が行なわれ、該計算の結果は前記メモリパリテ
ィ発生回路１３によってパリティビット用ＲＡＭ１４に
書き込まれる。ＣＰＵ１０が前記ＲＡＭ１２がら演算デ
ータを読み出すに際しては、メモリパリティチェック回
路１５による該読出しデータのパリティの計算が行なわ
れ、該メモリパリティチェック回路１５において該計算
の結果と前記ハリティビット用ＲＡＭ１４に貫き込まれ
たデータ（パリティ値）とが比較される。前記比較の結
果両者が一致していると判断される場合は、前記メモリ
パリティチェック回路１５からＣＰＵ１０に対して処理
実行の継続を指令する信号が出力される。
ムを実行していき、該プログラムに従ってＲＡＭＩ ２
に対する演算データの書き込み或いはＲＡＭ１２からの
演算データの読み出しを行なう。ＣＰＵ１０が、前記Ｒ
ＡＭ［２に対して演算データ全書き込むに際しては、メ
モリパリティ発生回路１３による該書込データのパリテ
ィの計算が行なわれ、該計算の結果は前記メモリパリテ
ィ発生回路１３によってパリティビット用ＲＡＭ１４に
書き込まれる。ＣＰＵ１０が前記ＲＡＭ１２がら演算デ
ータを読み出すに際しては、メモリパリティチェック回
路１５による該読出しデータのパリティの計算が行なわ
れ、該メモリパリティチェック回路１５において該計算
の結果と前記ハリティビット用ＲＡＭ１４に貫き込まれ
たデータ（パリティ値）とが比較される。前記比較の結
果両者が一致していると判断される場合は、前記メモリ
パリティチェック回路１５からＣＰＵ１０に対して処理
実行の継続を指令する信号が出力される。
前記比較の結果両者が不一致であると判断される場合は
、メモリパリティチェック回路１５によってＲＡＭ異常
信号１５ｍがアクチイベートされ、ＲＡＭ１２に異常が
発生したことが外部に警報されるとともに、前記メモリ
パリティチェック回路１５からＣＰＵ１０に対して処理
実行の中断を指令する信号が出力されることとなるっ １方、ＲＯＭ１１の異常診断については、所謂サムチェ
ックによって行なわれる。即ち、ＲＯＭ１１のデータ内
容をワード毎にすべて加算した値を予めＣＰｔＪｌｏに
記憶させておき、前記プログラム実行の空き時間を利用
してＣＰＵ１０によって行なわれるＲＯＭ１１のデータ
の加算と、該加算によって得られた加算値と予め記憶さ
れている前記加算値とが等しいか否かをＣＰＵＩ Ｑ自
身がチェックする方式である。前記サムチェックの結果
、ＲＯＭ１１に異常が検出されれば、Ｉ１０ポート１７
から出力されるべきＰＯＭ異常信号１７ａがＣＰＵ１０
の処理動作を規定しているソフトウェアによって論理レ
ベル″″１”となって外部に警報されるとともに、ＣＰ
Ｕ１０の処理実行も中断されることとまる。
、メモリパリティチェック回路１５によってＲＡＭ異常
信号１５ｍがアクチイベートされ、ＲＡＭ１２に異常が
発生したことが外部に警報されるとともに、前記メモリ
パリティチェック回路１５からＣＰＵ１０に対して処理
実行の中断を指令する信号が出力されることとなるっ １方、ＲＯＭ１１の異常診断については、所謂サムチェ
ックによって行なわれる。即ち、ＲＯＭ１１のデータ内
容をワード毎にすべて加算した値を予めＣＰｔＪｌｏに
記憶させておき、前記プログラム実行の空き時間を利用
してＣＰＵ１０によって行なわれるＲＯＭ１１のデータ
の加算と、該加算によって得られた加算値と予め記憶さ
れている前記加算値とが等しいか否かをＣＰＵＩ Ｑ自
身がチェックする方式である。前記サムチェックの結果
、ＲＯＭ１１に異常が検出されれば、Ｉ１０ポート１７
から出力されるべきＰＯＭ異常信号１７ａがＣＰＵ１０
の処理動作を規定しているソフトウェアによって論理レ
ベル″″１”となって外部に警報されるとともに、ＣＰ
Ｕ１０の処理実行も中断されることとまる。
従来の情報処理装置の異常検出回路は以上のように構成
されてお、９、ＲＯＭ１１の異常診断は前述した所謂サ
ムチェックによって行なわれるので通常のプログラムの
実行に費される時間外の空き時間がくるまではＲＯＭ１
１に異常が発生したのか否か全チェックすることができ
なかった。そのため、ＲＯＭＩ ＩＫ異常が発生したと
しても直ちに該異常を検出することができず、そのうえ
前記異常の検出’１ｃＰＵ１０の処理動作を規定してい
るソフトウェアによって行なうこととしていたのでソフ
トウェアが複雛になるという問題点があった。又、実際
には異常が発生してい力いのに誤警報を発したシ或いは
ＣＰＵ１０が誤動作したシするような事態が発生しても
これらをチェックすることができないという間［１もあ
った。
されてお、９、ＲＯＭ１１の異常診断は前述した所謂サ
ムチェックによって行なわれるので通常のプログラムの
実行に費される時間外の空き時間がくるまではＲＯＭ１
１に異常が発生したのか否か全チェックすることができ
なかった。そのため、ＲＯＭＩ ＩＫ異常が発生したと
しても直ちに該異常を検出することができず、そのうえ
前記異常の検出’１ｃＰＵ１０の処理動作を規定してい
るソフトウェアによって行なうこととしていたのでソフ
トウェアが複雛になるという問題点があった。又、実際
には異常が発生してい力いのに誤警報を発したシ或いは
ＣＰＵ１０が誤動作したシするような事態が発生しても
これらをチェックすることができないという間［１もあ
った。
この発明は上記のような問題Ａｋ解消するためにかされ
たもので、ＲＡＭに発生した異常のみならずＲＯＭに発
生した異常をも直ちに検知することができるとともに誤
警報の発生やＣＰＵの誤動作をもチェックできる情報処
理装置の異常検出回路を得ることを目的とする。
たもので、ＲＡＭに発生した異常のみならずＲＯＭに発
生した異常をも直ちに検知することができるとともに誤
警報の発生やＣＰＵの誤動作をもチェックできる情報処
理装置の異常検出回路を得ることを目的とする。
この発明に係る情報処理装置の異常検出回路は、中央処
理装置がリードオンリメモリ、ランダムアクセスメモリ
に対してデータを書き込んだときの該データのパリティ
を演算し、演算値データをパリティ演算手段で出力し、
該パリティ演算手段から出力された演算値データをパリ
ティ演算値データ記憶手段で記憶し、前記中央処理装置
が前記リードオンリメモリ、ランダムアクセスメモリに
夫々記憶されているデータを読み出したときに該データ
のパリティ値を演算するとともに、該演算値と前記パリ
ティ演算値データ記憶手段に記憶されているパリティ演
算値データとを比較して両者が不一致のときにメモリ異
常信号を異常検知手段で出力し、前記リードオンリメモ
リに対して前記中央処理装置からデータ書き込みアクセ
スが発生したことを検知したときに不正書込異常信号を
不正書込検知手段で出力し、前記中央処理装置がリセッ
トされた後一定時間が好運するまでの間前記メモリ異常
検知手段からの異常信号の出力及び前記不正書込検知手
段からの異常信号の出力を異常信号規制手段で規制する
ものである。
理装置がリードオンリメモリ、ランダムアクセスメモリ
に対してデータを書き込んだときの該データのパリティ
を演算し、演算値データをパリティ演算手段で出力し、
該パリティ演算手段から出力された演算値データをパリ
ティ演算値データ記憶手段で記憶し、前記中央処理装置
が前記リードオンリメモリ、ランダムアクセスメモリに
夫々記憶されているデータを読み出したときに該データ
のパリティ値を演算するとともに、該演算値と前記パリ
ティ演算値データ記憶手段に記憶されているパリティ演
算値データとを比較して両者が不一致のときにメモリ異
常信号を異常検知手段で出力し、前記リードオンリメモ
リに対して前記中央処理装置からデータ書き込みアクセ
スが発生したことを検知したときに不正書込異常信号を
不正書込検知手段で出力し、前記中央処理装置がリセッ
トされた後一定時間が好運するまでの間前記メモリ異常
検知手段からの異常信号の出力及び前記不正書込検知手
段からの異常信号の出力を異常信号規制手段で規制する
ものである。
この発明における異常検知手段は、中央処理装置がリー
ドオンリメモリ、ランダムアクセスメモリに夫々記憶さ
れているデータを読み出したときに該データのパリティ
値を演算するとともに、該演算値とパリティ演算値デー
タ記憶手段に記憶されているパリティ演算値データとを
比較して両者が不一致のときにメモリ異常信号を出力し
、不正書込検知手段は、前記リードオンリメモリに対し
て前記中央処理装置からデータ書き込みアクセスが発生
したことを検知したときく不正書込異常信号を出力し、
異常信号規制手段は、中央処理装置がリセットされた徒
一定時間が好運するまでの間前記メモリ異常検知手段か
らの異常信号の出力及び前記不正書込検知手段からの異
常信号の出力を規制するものである。
ドオンリメモリ、ランダムアクセスメモリに夫々記憶さ
れているデータを読み出したときに該データのパリティ
値を演算するとともに、該演算値とパリティ演算値デー
タ記憶手段に記憶されているパリティ演算値データとを
比較して両者が不一致のときにメモリ異常信号を出力し
、不正書込検知手段は、前記リードオンリメモリに対し
て前記中央処理装置からデータ書き込みアクセスが発生
したことを検知したときく不正書込異常信号を出力し、
異常信号規制手段は、中央処理装置がリセットされた徒
一定時間が好運するまでの間前記メモリ異常検知手段か
らの異常信号の出力及び前記不正書込検知手段からの異
常信号の出力を規制するものである。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例に従う情報処理装置の異常
検出回路の構成を示すブロック図である。
検出回路の構成を示すブロック図である。
なお、第１図における符号１．１０〜１６は前述した第
２図にて図示されているものと全く同一のものであるの
で、その説明は省略する。
２図にて図示されているものと全く同一のものであるの
で、その説明は省略する。
第１図において、１７は不正書込検知手段即ち不正書込
検出回路、１８は前述した異常信号規制手段の一部を構
成しているワンショットタイマ、１９は前述した異常信
号規制手段の一部を構成しているインバータ回路、２０
は前述した異常信号規制手段の一部を構成しているゲー
ト回路である、なお、前記パリティ演算手段としての機
能はメモリパリティ発生回路１３が、パリティ演算値デ
ータ記憶手段としての機能はパリティビットメモリ用Ｒ
ＡＭ１４が、メモリ異常検知手段としての機能はメモリ
パリティチェック回路１５が夫々具備している。
検出回路、１８は前述した異常信号規制手段の一部を構
成しているワンショットタイマ、１９は前述した異常信
号規制手段の一部を構成しているインバータ回路、２０
は前述した異常信号規制手段の一部を構成しているゲー
ト回路である、なお、前記パリティ演算手段としての機
能はメモリパリティ発生回路１３が、パリティ演算値デ
ータ記憶手段としての機能はパリティビットメモリ用Ｒ
ＡＭ１４が、メモリ異常検知手段としての機能はメモリ
パリティチェック回路１５が夫々具備している。
前記不正書込検出回路１Ｔは、前述したバス１６に接続
されているとともにゲート回路２０の入力側にも接続さ
れている。前記不正書込検出回路１７は、ＣＰＵ１０が
前記ＲＯＭ１１に対してデータ書き込みアクセスを実行
したときに不正書込発生信号１７ｂを論理レベル＠１＃
とする。ワンショットタイマ１８は、その入力側が前記
ＣＰＵ１０のリセット信号出力端子と接続されていると
ともに出力側はインバータ回路１９の入力端子と接続さ
れている。前記ワンショットタイマ１８は、ＣＰＵ１０
から出力されるリセット信号１０ｂが瞬時に論理レベル
”１２になったことに起因して所定時間継続して論理レ
ベル“１“の信号を出力するように構成されている。前
記インバータ回路１９は、その出力端子が前述したゲー
ト回路２０の入力側に接続されておシ、前記ワンショッ
トタイマ１８から出力された信号の論理レベルを反転し
て前記ゲート回路２０に出力するものである。ゲート回
路２０は、論理和回路２２と論理積回路２３とで構成さ
れている。論理和回路２２は、前記メモリパリティチェ
ック回路１５からの出力信号１５ｂと前記不正書込検出
回路１Ｔからの出力信号１７ｂとの論理和をとって出力
する。論理積回路２３は、前記インバータ回路１９によ
って論理レベルが反転されたワンショットタイマ１８か
らの出力信号と前記論理和回路２２からの出力信号との
論理積をとって外部に出力する。
されているとともにゲート回路２０の入力側にも接続さ
れている。前記不正書込検出回路１７は、ＣＰＵ１０が
前記ＲＯＭ１１に対してデータ書き込みアクセスを実行
したときに不正書込発生信号１７ｂを論理レベル＠１＃
とする。ワンショットタイマ１８は、その入力側が前記
ＣＰＵ１０のリセット信号出力端子と接続されていると
ともに出力側はインバータ回路１９の入力端子と接続さ
れている。前記ワンショットタイマ１８は、ＣＰＵ１０
から出力されるリセット信号１０ｂが瞬時に論理レベル
”１２になったことに起因して所定時間継続して論理レ
ベル“１“の信号を出力するように構成されている。前
記インバータ回路１９は、その出力端子が前述したゲー
ト回路２０の入力側に接続されておシ、前記ワンショッ
トタイマ１８から出力された信号の論理レベルを反転し
て前記ゲート回路２０に出力するものである。ゲート回
路２０は、論理和回路２２と論理積回路２３とで構成さ
れている。論理和回路２２は、前記メモリパリティチェ
ック回路１５からの出力信号１５ｂと前記不正書込検出
回路１Ｔからの出力信号１７ｂとの論理和をとって出力
する。論理積回路２３は、前記インバータ回路１９によ
って論理レベルが反転されたワンショットタイマ１８か
らの出力信号と前記論理和回路２２からの出力信号との
論理積をとって外部に出力する。
前記ゲート回路２０は、以下のようにしてＣＰＵ１０の
動作の正常／異常の判定を行なう。■ＲＯＭ１１のパリ
ティピットがいったんセットされた後に前記ＲＯＭ１１
に対してデータ書込み動作が行なわれなければ、ＣＰＵ
１０は正常に動作していると判定し、論理レベル＠１“
の信号を出力しない。
動作の正常／異常の判定を行なう。■ＲＯＭ１１のパリ
ティピットがいったんセットされた後に前記ＲＯＭ１１
に対してデータ書込み動作が行なわれなければ、ＣＰＵ
１０は正常に動作していると判定し、論理レベル＠１“
の信号を出力しない。
■ワンショットタイマ１８の出力が論理レベル１０＃に
なった後（即ちＲＯＭ１１のパリティ値セットに要する
時間である数秒間が経過した後）、前記不正書込検出回
路１Ｔから出力される不正書込が行なわれたことを示す
信号１５ｂの論理レベルが、“ビとなるとＣＰＵ１０が
異常な状態にあると判定して、論理レベル”１”の信号
を外部に出力する。
なった後（即ちＲＯＭ１１のパリティ値セットに要する
時間である数秒間が経過した後）、前記不正書込検出回
路１Ｔから出力される不正書込が行なわれたことを示す
信号１５ｂの論理レベルが、“ビとなるとＣＰＵ１０が
異常な状態にあると判定して、論理レベル”１”の信号
を外部に出力する。
なお、前記ＣＰＵ１０から出力されるリセット信号１０
ｂは、ＣＰＵ１０が、リセットされた直後瞬時に論理レ
ベル１１＃になるようになっている。
ｂは、ＣＰＵ１０が、リセットされた直後瞬時に論理レ
ベル１１＃になるようになっている。
次に上述した構成の情報処理装置の異常検出回路の動作
について以下に説明する。
について以下に説明する。
ＣＰＵ１０がＲＡＭ１２或いはＲＯＭ１１に対してデー
タの書き込みを行なうと、メモリパリティ発生回路１３
は該書込データのパリティを計算し、その計算結果をパ
リティビットメモリ用ＲＡＭ１４に書き込む。これに対
してＣＰＵ１０がＲＯＭ１１或いはＲＡＭＩ ２に夫々
記憶されているデータの読み出しを行なうと、メモリパ
リティチェック回路１５は、前記読み出しデータのパリ
ティ値を計算するとともに前述したパリティビットメモ
リ用ＲＡＭ１４１Ｃストアされているパリティ値を読み
出し、前記計算したパリティ値と比較する。
タの書き込みを行なうと、メモリパリティ発生回路１３
は該書込データのパリティを計算し、その計算結果をパ
リティビットメモリ用ＲＡＭ１４に書き込む。これに対
してＣＰＵ１０がＲＯＭ１１或いはＲＡＭＩ ２に夫々
記憶されているデータの読み出しを行なうと、メモリパ
リティチェック回路１５は、前記読み出しデータのパリ
ティ値を計算するとともに前述したパリティビットメモ
リ用ＲＡＭ１４１Ｃストアされているパリティ値を読み
出し、前記計算したパリティ値と比較する。
該比較の結果両者が不一致であると判定したときは、Ｒ
ＡＭ１２、ＲＯＭ１１に異常が発生したことを外部に警
報すべく前記論理和回路２２に出力するメモリ異常信号
１５ｂの論理レベルを１″とする。ＣＰＵ１０による前
記ＲＯＭ１１に対するデータ書込アクセスが実行される
と、不正書込検出回路１７は前記論理和回路２２に出力
する不正書込発生信号１７ｂの論理レベルを１１”とす
る。
ＡＭ１２、ＲＯＭ１１に異常が発生したことを外部に警
報すべく前記論理和回路２２に出力するメモリ異常信号
１５ｂの論理レベルを１″とする。ＣＰＵ１０による前
記ＲＯＭ１１に対するデータ書込アクセスが実行される
と、不正書込検出回路１７は前記論理和回路２２に出力
する不正書込発生信号１７ｂの論理レベルを１１”とす
る。
上述した２種の信号は、いずれも前記論理積回路２３の
１方の入力端子に与えられる。しかしながら上記２種の
異常信号はいずれも該論理積回路２３の他方の入力端子
に与えられるワンショットタイマ１８から出力されイン
バータ回路１９を介して反転された信号の論理レベルが
″Ｏ″になっている間即ちＣＰＵ１０がリセットされた
ことによシリセット信号１０ｂの論理レベルが瞬時に＠
１“となってから所定時間が経過するまでの間は、ゲー
ト回路２０によってその外部への出力を規制される。
１方の入力端子に与えられる。しかしながら上記２種の
異常信号はいずれも該論理積回路２３の他方の入力端子
に与えられるワンショットタイマ１８から出力されイン
バータ回路１９を介して反転された信号の論理レベルが
″Ｏ″になっている間即ちＣＰＵ１０がリセットされた
ことによシリセット信号１０ｂの論理レベルが瞬時に＠
１“となってから所定時間が経過するまでの間は、ゲー
ト回路２０によってその外部への出力を規制される。
このようにインバータ回路１９からの出力信号の論理レ
ベルが”１”になら）い限り前記２ｍの異常信号が外部
に出力されないようにした理由は、以下のようである。
ベルが”１”になら）い限り前記２ｍの異常信号が外部
に出力されないようにした理由は、以下のようである。
即ちＣＰｏｌｏがリセットされリセット信号１０ｂが瞬
時に論理レベルｇ″１”となった直伊に前記不正書込発
生信号１７ｂのリセツ）、ＲＯＭ１１の全メモリ空間に
対する該ＲＯＭ１１に記憶されているデータの１ワード
毎の読み出しと該読み出したデータの再書き込みの作業
等の作業がＣＰＵ１０によって行なわれているときに１
これと併行してメモリパリティ発生回路１３によってパ
リティビットメモリ用ＲＡＭ１４に対する前記ＲＯＭ１
１のパリティビットの書込作業が行なわれるのであるが
、この書込作業の最中にゲート回路２０から誤警報が出
力されるのを防止するためである。ＣＰｏｌ ０がリセ
ットされた後、所定時間が経過しワンショットタイマ１
８の出力が論理レベル“０２となれば、不正書込発生信
号１Ｔｂ及びメモリ異常信号１５ｂは前記ゲート回路２
０で規制されることなく出力されることとなるので、Ｒ
ＯＭ１１、ＲＡＭ１２或いはＣＰＵ１０の動作等に異常
が検出されれば直ちにゲート回路２０から出、力される
信号の論理レベルは″１＃となるものである。ゲート回
路２０から出力される信号が論理レベル“ｌ”になれば
、該信号は外部への警報出力或いはＣＰＵ１０への処理
実行中断指令信号として利用されることとなる。
時に論理レベルｇ″１”となった直伊に前記不正書込発
生信号１７ｂのリセツ）、ＲＯＭ１１の全メモリ空間に
対する該ＲＯＭ１１に記憶されているデータの１ワード
毎の読み出しと該読み出したデータの再書き込みの作業
等の作業がＣＰＵ１０によって行なわれているときに１
これと併行してメモリパリティ発生回路１３によってパ
リティビットメモリ用ＲＡＭ１４に対する前記ＲＯＭ１
１のパリティビットの書込作業が行なわれるのであるが
、この書込作業の最中にゲート回路２０から誤警報が出
力されるのを防止するためである。ＣＰｏｌ ０がリセ
ットされた後、所定時間が経過しワンショットタイマ１
８の出力が論理レベル“０２となれば、不正書込発生信
号１Ｔｂ及びメモリ異常信号１５ｂは前記ゲート回路２
０で規制されることなく出力されることとなるので、Ｒ
ＯＭ１１、ＲＡＭ１２或いはＣＰＵ１０の動作等に異常
が検出されれば直ちにゲート回路２０から出、力される
信号の論理レベルは″１＃となるものである。ゲート回
路２０から出力される信号が論理レベル“ｌ”になれば
、該信号は外部への警報出力或いはＣＰＵ１０への処理
実行中断指令信号として利用されることとなる。
なお、前述したワンショットタイマ１Ｂのディレィ時間
は、パリティビットセット時に誤警報が出力されること
を完全に防止する意味からもＣＰＵ１０がＲＯＭ１１の
パリティビットをセットする時間と同一か或いはやや太
き目の値に設定することが望ましく、前記ディレィ時間
をこのように設定することによって、通常処理動作時の
ＲＯＭ１１の異常検出及び不正書込検出を確実に行なう
ことができる。
は、パリティビットセット時に誤警報が出力されること
を完全に防止する意味からもＣＰＵ１０がＲＯＭ１１の
パリティビットをセットする時間と同一か或いはやや太
き目の値に設定することが望ましく、前記ディレィ時間
をこのように設定することによって、通常処理動作時の
ＲＯＭ１１の異常検出及び不正書込検出を確実に行なう
ことができる。
上述したこの発明に従う一実施例では、メモリのチェッ
ク回路としてメモリパリティチェック回路を設けたもの
を示したが、メモリパリティチェック回路に代えてＥＣ
Ｃ回路を使用しても差支えない。
ク回路としてメモリパリティチェック回路を設けたもの
を示したが、メモリパリティチェック回路に代えてＥＣ
Ｃ回路を使用しても差支えない。
以上のように、この発明によれば、リードオンリメモリ
、ランダムアクセスメモリから読み出されたデータのパ
リティ演算値とパリティ演算値データ記憶手段に記憶さ
れているパリティ演算値データとが不一致のときにはメ
モリ異常信号を出力し、前記リードオンリメモリに対し
て中央処理装置からデータ書き込みアクセスが発生した
ことを検知したときには不正書込異常信号を出力し、こ
れら２種の異常信号の外部への出力を中央処理装置がリ
セットされた後一定時間が経過するまでの量規制するこ
ととしたので、ランダムアクセスメモリのみならずリー
ドオンリメモリに発生した異常をも直ちに検知すること
ができると共に、誤警報の発生や中央処理装置の誤動作
をもチェックできる情報処理装置の異常検出回路が得ら
れる効果がある。
、ランダムアクセスメモリから読み出されたデータのパ
リティ演算値とパリティ演算値データ記憶手段に記憶さ
れているパリティ演算値データとが不一致のときにはメ
モリ異常信号を出力し、前記リードオンリメモリに対し
て中央処理装置からデータ書き込みアクセスが発生した
ことを検知したときには不正書込異常信号を出力し、こ
れら２種の異常信号の外部への出力を中央処理装置がリ
セットされた後一定時間が経過するまでの量規制するこ
ととしたので、ランダムアクセスメモリのみならずリー
ドオンリメモリに発生した異常をも直ちに検知すること
ができると共に、誤警報の発生や中央処理装置の誤動作
をもチェックできる情報処理装置の異常検出回路が得ら
れる効果がある。
第１図はこの発明の一実施例に従う情報処理装置の異常
検出回路の構成を示すブロック図、第２図は従来の情報
処理装Ｆの異常検出回路の構成の一例を示すブロック図
である。 図において、１は中央処理装置、１０はＣＰＵ、１１は
ＲＯＭ、１２けＲＡＭ、１３はメモリパリティ発生回路
、１４はパリティビットメモリ用調、１５はメモリパリ
ティチェック回路、１６はバス、１７は不正書込検出回
路、１８はワンショットタイマ、１９はインバータ回路
、２０はゲート回路、２２は論理和回路、２３は論理積
回路である。 図中、同一符号は同−又は相当部分を示す。
検出回路の構成を示すブロック図、第２図は従来の情報
処理装Ｆの異常検出回路の構成の一例を示すブロック図
である。 図において、１は中央処理装置、１０はＣＰＵ、１１は
ＲＯＭ、１２けＲＡＭ、１３はメモリパリティ発生回路
、１４はパリティビットメモリ用調、１５はメモリパリ
ティチェック回路、１６はバス、１７は不正書込検出回
路、１８はワンショットタイマ、１９はインバータ回路
、２０はゲート回路、２２は論理和回路、２３は論理積
回路である。 図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 中央処理装置がリードオンリメモリ、ランダムアクセス
メモリに対してデータを書き込んだときの該データのパ
リテイを演算し、演算値データを出力するパリテイ演算
手段と、該パリテイ演算手段から出力された演算値デー
タを記憶するパリテイ演算値データ記憶手段と、前記中
央処理装置が前記リードオンリメモリ、ランダムアクセ
スメモリに夫々記憶されているデータを読み出したとき
に該データのパリテイ値を演算するとともに、該演算値
と前記パリテイ演算値データ記憶手段に記憶されている
パリテイ演算値データとを比較して両者が不一致のとき
にメモリ異常信号を出力するメモリ異常検知手段と、前
記リードオンリメモリに対して前記中央処理装置からデ
ータ書き込みアクセスが発生したことを検知したときに
不正書込異常信号を出力する不正書込検知手段と、前記
中央処理装置がリセットされた後一定時間が経過するま
での間前記メモリ異常検知手段からの異常信号の出力及
び前記不正書込検知手段からの異常信号の出力を規制す
る異常信号規制手段とを有する情報処理装置の異常検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171202A JPS6232544A (ja) | 1985-08-05 | 1985-08-05 | 情報処理装置の異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171202A JPS6232544A (ja) | 1985-08-05 | 1985-08-05 | 情報処理装置の異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232544A true JPS6232544A (ja) | 1987-02-12 |
Family
ID=15918911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171202A Pending JPS6232544A (ja) | 1985-08-05 | 1985-08-05 | 情報処理装置の異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333561A (en) * | 1992-07-14 | 1994-08-02 | Aisin Seiki Kabushiki Kaisha | Apparatus for shifting sewing position in a sewing machine |
| US5982890A (en) * | 1996-05-24 | 1999-11-09 | Hitachi, Ltd. | Method and system for detecting fraudulent data update |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525155A (en) * | 1978-08-14 | 1980-02-22 | Fujitsu Ltd | Memory access system |
| JPS5580895A (en) * | 1978-12-08 | 1980-06-18 | Hitachi Ltd | Memory system |
| JPS59211144A (ja) * | 1983-05-16 | 1984-11-29 | Toppan Printing Co Ltd | プログラム暴走時におけるリセツト装置 |
-
1985
- 1985-08-05 JP JP60171202A patent/JPS6232544A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525155A (en) * | 1978-08-14 | 1980-02-22 | Fujitsu Ltd | Memory access system |
| JPS5580895A (en) * | 1978-12-08 | 1980-06-18 | Hitachi Ltd | Memory system |
| JPS59211144A (ja) * | 1983-05-16 | 1984-11-29 | Toppan Printing Co Ltd | プログラム暴走時におけるリセツト装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333561A (en) * | 1992-07-14 | 1994-08-02 | Aisin Seiki Kabushiki Kaisha | Apparatus for shifting sewing position in a sewing machine |
| US5982890A (en) * | 1996-05-24 | 1999-11-09 | Hitachi, Ltd. | Method and system for detecting fraudulent data update |
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