JPH10105422A - 保護装置の制御回路 - Google Patents
保護装置の制御回路Info
- Publication number
- JPH10105422A JPH10105422A JP8252840A JP25284096A JPH10105422A JP H10105422 A JPH10105422 A JP H10105422A JP 8252840 A JP8252840 A JP 8252840A JP 25284096 A JP25284096 A JP 25284096A JP H10105422 A JPH10105422 A JP H10105422A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- output
- cpu
- switch
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Safety Devices In Control Systems (AREA)
- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 マイクロプロセッサの動作が異常のときでも
制御信号を適正に出力できるようにすることである。 【解決手段】 ＣＰＵ１の出力は第１のスイッチに接続
されている。ＣＰＵ１は、共通メモリ８にＣＰＵ５によ
り書き込まれるカウント値を読み出し、カウント値が変
化しなければ、ＣＰＵ５の動作が異常となったものと判
定する。ＣＰＵ５の異常を検出すると、ＣＰＵ１はリセ
ット信号を出力し、ＣＰＵ５をリセット状態にする。リ
セット時にＣＰＵ５の出力はハイレベルとなるように設
定されているの、第１のスイッチの制御端子にハイレベ
ルの信号が与えられ第１のスイッチがオン状態となる。
これにより、ＣＰＵ１の出力信号がスイッチ３を介して
外部に出力される。
制御信号を適正に出力できるようにすることである。 【解決手段】 ＣＰＵ１の出力は第１のスイッチに接続
されている。ＣＰＵ１は、共通メモリ８にＣＰＵ５によ
り書き込まれるカウント値を読み出し、カウント値が変
化しなければ、ＣＰＵ５の動作が異常となったものと判
定する。ＣＰＵ５の異常を検出すると、ＣＰＵ１はリセ
ット信号を出力し、ＣＰＵ５をリセット状態にする。リ
セット時にＣＰＵ５の出力はハイレベルとなるように設
定されているの、第１のスイッチの制御端子にハイレベ
ルの信号が与えられ第１のスイッチがオン状態となる。
これにより、ＣＰＵ１の出力信号がスイッチ３を介して
外部に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、保護装置を制御す
る信号を出力する制御回路に関する。
る信号を出力する制御回路に関する。
【０００２】
【従来の技術】保護継電器等のリレーを制御する制御回
路では、マイクロプロセッサ１個では、マイクロプロセ
ッサの暴走時に制御回路の出力状態を特定の状態に規定
することができないので、２個のマイクロプロセッサを
用いて回路を二重化することが行われている。
路では、マイクロプロセッサ１個では、マイクロプロセ
ッサの暴走時に制御回路の出力状態を特定の状態に規定
することができないので、２個のマイクロプロセッサを
用いて回路を二重化することが行われている。
【０００３】図３は、独立した同一の構成の回路を２回
路分設けた従来の制御回路の一例を示す図である。計器
用変成器ＰＴ，電流用変成器ＣＴの出力は、補助変成器
２１を経て２個のバンドパスフィルタＢＰＦ及び増幅回
路２２、２３にそれぞれ入力し、特定の帯域の信号が増
幅されてＣＰＵ２４及び２５に出力される。そして、Ｃ
ＰＵ２４及び２５は、計測あるいは表示のための演算及
びリレー制御信号の良否を判定する処理を行う。入力信
号Ｄｉは、フォトカップラら２６を介してＣＰＵ２４及
び２５に入力し、ＣＰＵ２４及び２５で所定の判定処理
が行われ、出力信号Ｄｏとして出力される。この出力信
号Ｄｏの応答信号ＤｏａｎｓがＣＰＵ２４、２５に返さ
れる。またＣＰＵ２５は、操作スイッチ２７の操作信号
の検出及び動作状態を表示するための表示信号を液晶ド
ライバ２８へ出力して液晶表示部２９に表示させる。こ
の他にＣＰＵ２４及び２５から共通に使用される共通メ
モリ３０がある。
路分設けた従来の制御回路の一例を示す図である。計器
用変成器ＰＴ，電流用変成器ＣＴの出力は、補助変成器
２１を経て２個のバンドパスフィルタＢＰＦ及び増幅回
路２２、２３にそれぞれ入力し、特定の帯域の信号が増
幅されてＣＰＵ２４及び２５に出力される。そして、Ｃ
ＰＵ２４及び２５は、計測あるいは表示のための演算及
びリレー制御信号の良否を判定する処理を行う。入力信
号Ｄｉは、フォトカップラら２６を介してＣＰＵ２４及
び２５に入力し、ＣＰＵ２４及び２５で所定の判定処理
が行われ、出力信号Ｄｏとして出力される。この出力信
号Ｄｏの応答信号ＤｏａｎｓがＣＰＵ２４、２５に返さ
れる。またＣＰＵ２５は、操作スイッチ２７の操作信号
の検出及び動作状態を表示するための表示信号を液晶ド
ライバ２８へ出力して液晶表示部２９に表示させる。こ
の他にＣＰＵ２４及び２５から共通に使用される共通メ
モリ３０がある。
【０００４】ＣＰＵ２４及び２４５から出力される出力
信号Ｄｏは、それぞれリレー３０及び３１の制御端子に
出力される。リレー３０及び３１は、直列に接続されて
おり、ＣＰＵ２４及び２５が両方とも出力信号Ｄｏを出
力しているとき２個のリレーがオンする。
信号Ｄｏは、それぞれリレー３０及び３１の制御端子に
出力される。リレー３０及び３１は、直列に接続されて
おり、ＣＰＵ２４及び２５が両方とも出力信号Ｄｏを出
力しているとき２個のリレーがオンする。
【０００５】上述した回路は、２個のＣＰＵが同じ処理
を行っているので、２個のＣＰＵの処理負担も同等であ
り、新た処理を追加するためには、処理能力に余裕が無
いときには、別にＣＰＵを追加する必要があり、ハード
ウエアの負担が大きくなるという問題点があった。
を行っているので、２個のＣＰＵの処理負担も同等であ
り、新た処理を追加するためには、処理能力に余裕が無
いときには、別にＣＰＵを追加する必要があり、ハード
ウエアの負担が大きくなるという問題点があった。
【０００６】本発明の課題は、２つのマイクロプロセッ
サの処理を効率化し、かつマイクロプロセッサの動作が
異常のときでも制御信号を適正に出力できるようにする
ことである。
サの処理を効率化し、かつマイクロプロセッサの動作が
異常のときでも制御信号を適正に出力できるようにする
ことである。
【０００７】
【発明が解決しようとする課題】本発明の制御回路は、
データを記憶する記憶手段と、入力信号に対して所定の
処理を行ってその結果を外部に出力する出力端子を有す
ると共に、記憶手段に第１のデータを書き込む第１のマ
イクロプロセッサと、第１のマイクロプロセッサの出力
端子に直列に接続された第１のスイッチ手段と、記憶手
段に第２のデータを書き込と共に、第１のデータから第
１のマイクロプロセッサが正常に動作しているか否かを
判定し、その判定結果に基づいて第１のスイッチ手段を
オン、オフする第２のマイクロプロセッサとを備える本
発明によれば、入力信号に対する所定の処理を第１のマ
イクロプロセッサに行わせ、第２ののマイクロプロセッ
サに第１のマイクロプロセッサの動作を監視させ、その
結果により第１のスイッチ手段をオン、オフさせるよう
したので、第２のマイクロプロセッサの処理能力に余裕
が生じ、他の処理を実行させることができる。また、第
１のマイクロプロセッサが正常に動作しているときに
は、第１のスイッチをオン状態にして第１のマイクロプ
ロセッサの出力信号を出力させ、第１のマイクロプロセ
ッサの動作が不良のときは、第１のスイッチをオフ状態
にして第１のマイクロプロセッサの出力信号をカットす
るので、誤出力を防止し、かつ適正な信号を外部に出力
できる。
データを記憶する記憶手段と、入力信号に対して所定の
処理を行ってその結果を外部に出力する出力端子を有す
ると共に、記憶手段に第１のデータを書き込む第１のマ
イクロプロセッサと、第１のマイクロプロセッサの出力
端子に直列に接続された第１のスイッチ手段と、記憶手
段に第２のデータを書き込と共に、第１のデータから第
１のマイクロプロセッサが正常に動作しているか否かを
判定し、その判定結果に基づいて第１のスイッチ手段を
オン、オフする第２のマイクロプロセッサとを備える本
発明によれば、入力信号に対する所定の処理を第１のマ
イクロプロセッサに行わせ、第２ののマイクロプロセッ
サに第１のマイクロプロセッサの動作を監視させ、その
結果により第１のスイッチ手段をオン、オフさせるよう
したので、第２のマイクロプロセッサの処理能力に余裕
が生じ、他の処理を実行させることができる。また、第
１のマイクロプロセッサが正常に動作しているときに
は、第１のスイッチをオン状態にして第１のマイクロプ
ロセッサの出力信号を出力させ、第１のマイクロプロセ
ッサの動作が不良のときは、第１のスイッチをオフ状態
にして第１のマイクロプロセッサの出力信号をカットす
るので、誤出力を防止し、かつ適正な信号を外部に出力
できる。
【０００８】
【発明の実施の形態】以下、本発明の実施例を図面を参
照して説明する。図１は、本発明の実施例の保護装置の
制御回路の回路ブロック図である。
照して説明する。図１は、本発明の実施例の保護装置の
制御回路の回路ブロック図である。
【０００９】保護装置、例えば保護継電器のオン、オフ
を制御する入力信号Ｄｉは、メインのＣＰＵ１の入力端
子に入力すると共に、第２のスイッチ２の一方の入力端
子に入力している。
を制御する入力信号Ｄｉは、メインのＣＰＵ１の入力端
子に入力すると共に、第２のスイッチ２の一方の入力端
子に入力している。
【００１０】ＣＰＵ１の出力端子Ｄｄから出力されるリ
レー制御信号信号Ｄｏは、第１のスイッチ３に入力し、
ＣＰＵ１の出力端子Ｄｏ２から出力される信号は、サブ
のＣＰＵ５のリセット端子に入力している。
レー制御信号信号Ｄｏは、第１のスイッチ３に入力し、
ＣＰＵ１の出力端子Ｄｏ２から出力される信号は、サブ
のＣＰＵ５のリセット端子に入力している。
【００１１】また、ＣＰＵ１のリセット端子ＲＳには、
ウオッチドックタイマー６の出力が接続されている。ま
た、ウオッチドックタイマー６の出力は、ノアゲート４
に入力し、そのノアゲート４の出力は、上述した第２の
スイッチ２の制御端子に入力している。第１のスイッチ
３と第２のスイッチ２の出力は、オアゲート７に入力し
ている。
ウオッチドックタイマー６の出力が接続されている。ま
た、ウオッチドックタイマー６の出力は、ノアゲート４
に入力し、そのノアゲート４の出力は、上述した第２の
スイッチ２の制御端子に入力している。第１のスイッチ
３と第２のスイッチ２の出力は、オアゲート７に入力し
ている。
【００１２】ＣＰＵ１は、ウオッチドックタイマー６の
カウント値を一定時間毎にリセットするようになってお
り、ＣＰＵ１が正常に動作しているときには、ウオッチ
ドックタイマー６のカウント値は常に一定値以下となり
カウントアップ信号は出力されない。従ってノアゲート
４の出力は常にローレベルとなり、第２のスイッチ２は
オフ状態となる。
カウント値を一定時間毎にリセットするようになってお
り、ＣＰＵ１が正常に動作しているときには、ウオッチ
ドックタイマー６のカウント値は常に一定値以下となり
カウントアップ信号は出力されない。従ってノアゲート
４の出力は常にローレベルとなり、第２のスイッチ２は
オフ状態となる。
【００１３】他方、ＣＰＵ１の動作が異常となると、ウ
オッチドックタイマー６のカウント値がＣＰＵ１により
リセットされなくなるので、ローレベルのカウントアッ
プ信号がノアゲート４に出力される。これにより、ノア
ゲート４の出力信号、すなわち第２のスイッチ２の制御
端子に与えられる信号がハイレベルとなり、第２のスイ
ッチ２はオン状態となる。第２のスイッチ２の入力端子
には入力信号Ｄｉが入力しているので、その入力信号Ｄ
ｉがそのまま出力される。
オッチドックタイマー６のカウント値がＣＰＵ１により
リセットされなくなるので、ローレベルのカウントアッ
プ信号がノアゲート４に出力される。これにより、ノア
ゲート４の出力信号、すなわち第２のスイッチ２の制御
端子に与えられる信号がハイレベルとなり、第２のスイ
ッチ２はオン状態となる。第２のスイッチ２の入力端子
には入力信号Ｄｉが入力しているので、その入力信号Ｄ
ｉがそのまま出力される。
【００１４】さらに、ＣＰＵ１とＣＰＵ５は、共通メモ
リ８に、それぞれ一定周期でカウントアップする書き込
み領域を設けており、その書き込み領域を互いに一定周
期毎に読み取り、カウント値が変化しているときは、相
手のＣＰＵが正常に動作しているものと判定し、カウン
ト値が変化しなければ、相手のＣＰＵの動作が異常にな
ったものと判定する。
リ８に、それぞれ一定周期でカウントアップする書き込
み領域を設けており、その書き込み領域を互いに一定周
期毎に読み取り、カウント値が変化しているときは、相
手のＣＰＵが正常に動作しているものと判定し、カウン
ト値が変化しなければ、相手のＣＰＵの動作が異常にな
ったものと判定する。
【００１５】ＣＰＵ５の出力端子Ｄｏ１から出力される
信号は、第１のスイッチ３の制御端子に入力し、ＣＰＵ
５の出力端子ＤＯ２から出力される信号はノアゲート４
に入力している。
信号は、第１のスイッチ３の制御端子に入力し、ＣＰＵ
５の出力端子ＤＯ２から出力される信号はノアゲート４
に入力している。
【００１６】ＣＰＵ１が正常に動作している場合には、
ＣＰＵ５の出力端子Ｄｏ１から第１のスイッチ３の制御
端子にハイレベルの信号が出力されるので、第１のスイ
ッチ３はオン状態となる。このとき、ＣＰＵ１に入力し
た入力信号Ｄｉ（リレーのオン、オフを制御するリレー
制御信号）が正常か否かを判定した後、出力端子Ｄｏ１
から判定後の信号がリレー制御信号Ｄｏとして出力され
る。この出力信号Ｄｏは、第１のスイッチ３及びオアゲ
ート７を通り外部に出力される。
ＣＰＵ５の出力端子Ｄｏ１から第１のスイッチ３の制御
端子にハイレベルの信号が出力されるので、第１のスイ
ッチ３はオン状態となる。このとき、ＣＰＵ１に入力し
た入力信号Ｄｉ（リレーのオン、オフを制御するリレー
制御信号）が正常か否かを判定した後、出力端子Ｄｏ１
から判定後の信号がリレー制御信号Ｄｏとして出力され
る。この出力信号Ｄｏは、第１のスイッチ３及びオアゲ
ート７を通り外部に出力される。
【００１７】次に、以上のような構成の実施例の動作を
説明する。先ず、ＣＰＵ１とＣＰＵ５が正常に動作して
いる場合について説明する。この場合、ＣＰＵ１の出力
端子Ｄｏ２からは、ＣＰＵ５をリセットする信号は出力
されない。そして、ＣＰＵ５から第１のスイッチ３の制
御端子にハイレベルの信号が出力され、第１のスイッチ
３はオン状態となる。そして、入力信号がＣＰＵ１の入
力端子Ｄｉに入力すると、ＣＰＵ１がその信号が正常か
否かを判定する処理を行い、正常であればその信号（リ
レー制御信号）を出力端子Ｄｏ１から出力する。このと
き第１のスイッチ３はオン状態であるので、そのリレー
制御信号が第１のスイッチ３及びオアゲート７を介して
外部に出力される。
説明する。先ず、ＣＰＵ１とＣＰＵ５が正常に動作して
いる場合について説明する。この場合、ＣＰＵ１の出力
端子Ｄｏ２からは、ＣＰＵ５をリセットする信号は出力
されない。そして、ＣＰＵ５から第１のスイッチ３の制
御端子にハイレベルの信号が出力され、第１のスイッチ
３はオン状態となる。そして、入力信号がＣＰＵ１の入
力端子Ｄｉに入力すると、ＣＰＵ１がその信号が正常か
否かを判定する処理を行い、正常であればその信号（リ
レー制御信号）を出力端子Ｄｏ１から出力する。このと
き第１のスイッチ３はオン状態であるので、そのリレー
制御信号が第１のスイッチ３及びオアゲート７を介して
外部に出力される。
【００１８】次に、ＣＰＵ５の動作が異常となった場合
について説明する。上述したようにＣＰＵ５は、共通メ
モリ８に書き込むカウント値を一定周期でカウントアッ
プしており、ＣＰＵ１はそのカウント値を読み出して、
カウント値が変化しなければＣＰＵ５に異常が発生した
ものと判定する。
について説明する。上述したようにＣＰＵ５は、共通メ
モリ８に書き込むカウント値を一定周期でカウントアッ
プしており、ＣＰＵ１はそのカウント値を読み出して、
カウント値が変化しなければＣＰＵ５に異常が発生した
ものと判定する。
【００１９】ＣＰＵ１は、ＣＰＵ５の異常を検出する
と、リセット信号をＣＰＵ５のリセット端子に出力しＣ
ＰＵ５をリセット状態にする。リセット時のＣＰＵ５の
出力はハイイピーダンスとなるが、出力端子Ｄｏ１、Ｄ
ｏ２は抵抗でりプルアップされているので、リセット時
には出力端子Ｄｏ１、Ｄｏ２はそれぞれハイレベルとな
る。ＣＰＵ５の出力端子Ｄｏ１がハイレベルとなると、
第１のスイッチ３の制御端子にそのハイレベルの信号が
与えられ、第１のスイッチ３はオン状態となる。
と、リセット信号をＣＰＵ５のリセット端子に出力しＣ
ＰＵ５をリセット状態にする。リセット時のＣＰＵ５の
出力はハイイピーダンスとなるが、出力端子Ｄｏ１、Ｄ
ｏ２は抵抗でりプルアップされているので、リセット時
には出力端子Ｄｏ１、Ｄｏ２はそれぞれハイレベルとな
る。ＣＰＵ５の出力端子Ｄｏ１がハイレベルとなると、
第１のスイッチ３の制御端子にそのハイレベルの信号が
与えられ、第１のスイッチ３はオン状態となる。
【００２０】従って、ＣＰＵ５の動作が異常となって
も、ＣＰＵ１で良否の判定が行われたリレー制御信号を
第１のスイッチ３及びオアゲート７を介して外部に出力
することができる。
も、ＣＰＵ１で良否の判定が行われたリレー制御信号を
第１のスイッチ３及びオアゲート７を介して外部に出力
することができる。
【００２１】次に、ＣＰＵ１の動作が異常の場合につい
て説明する。ＣＰＵ１もＣＰＵ５と同様に、共通メモリ
８に書き込むカウント値を一定周期でカウントアップし
ており、ＣＰＵ５はそのカウント値を読み出し、カウン
ト値が変化しなければ、ＣＰＵ１に異常が発生したもの
と判定する。
て説明する。ＣＰＵ１もＣＰＵ５と同様に、共通メモリ
８に書き込むカウント値を一定周期でカウントアップし
ており、ＣＰＵ５はそのカウント値を読み出し、カウン
ト値が変化しなければ、ＣＰＵ１に異常が発生したもの
と判定する。
【００２２】ＣＰＵ１の動作異常を検出すると、ＣＰＵ
５の出力端子Ｄｏ２からローレベルの信号がノアゲート
４に出力され、ノアゲート４の出力としてハイレベルの
信号が第２のスイッチ２の制御端子に与えられる。これ
により、第２のスイッチ２はオン状態となり、入力信号
Ｄｉは、第２のスイッチ２及びオアゲート７を介して外
部に直接出力される。
５の出力端子Ｄｏ２からローレベルの信号がノアゲート
４に出力され、ノアゲート４の出力としてハイレベルの
信号が第２のスイッチ２の制御端子に与えられる。これ
により、第２のスイッチ２はオン状態となり、入力信号
Ｄｉは、第２のスイッチ２及びオアゲート７を介して外
部に直接出力される。
【００２３】従って、ＣＰＵ１が動作不良となってリレ
ー制御信号の良否の判定ができない場合でも、異常時で
も出力する必要のある信号を第２のスイッチ２を介して
直接出力することができる。
ー制御信号の良否の判定ができない場合でも、異常時で
も出力する必要のある信号を第２のスイッチ２を介して
直接出力することができる。
【００２４】次に、ＣＰＵ１とＣＰＵ２の動作が両方と
も異常となった場合について説明する。ＣＰＵ１とＣＰ
Ｕ５の両方が動作不良となった場合、ＣＰＵ１における
リレー制御信号の判定処理は行われず、またこのとき第
１のスイッチ３はオフ状態となり、第１のスイッチ３か
らはリレー制御信号は出力されない。しかしながら、Ｃ
ＰＵ１が動作不良となると、ウオッチドックタイマー６
のカウント値がリセットされなくなるので、ウオッチド
ックタイマー６からローレベルのカウントアップ信号が
ノアゲート４に出力され、第２のスイッチ２の制御端子
にハイレベルの信号が与えられる。
も異常となった場合について説明する。ＣＰＵ１とＣＰ
Ｕ５の両方が動作不良となった場合、ＣＰＵ１における
リレー制御信号の判定処理は行われず、またこのとき第
１のスイッチ３はオフ状態となり、第１のスイッチ３か
らはリレー制御信号は出力されない。しかしながら、Ｃ
ＰＵ１が動作不良となると、ウオッチドックタイマー６
のカウント値がリセットされなくなるので、ウオッチド
ックタイマー６からローレベルのカウントアップ信号が
ノアゲート４に出力され、第２のスイッチ２の制御端子
にハイレベルの信号が与えられる。
【００２５】これにより第２のスイッチ２がオン状態と
なり、入力信号を第２のスイッチ２を介して直接出力す
ることができる。従って、異常時にも出力する必要のあ
る信号を出力することができる。
なり、入力信号を第２のスイッチ２を介して直接出力す
ることができる。従って、異常時にも出力する必要のあ
る信号を出力することができる。
【００２６】上述した第１実施例によれば、２個のＣＰ
Ｕ１、５の何れが動作不良となった場合でも、リレー制
御信号を確実に出力できる、また、リレー制御信号の良
否を判定する判定処理を担当するＣＰＵ１が動作不良と
なった場合には、そのＣＰＵ１を監視する他のＣＰＵ５
が第１のスイッチ３をオフ状態にするので、ＣＰＵ１か
ら出力される信号が誤って外部に出力されることがなく
なる。さらに、サブのＣＰＵ５の制御により第２のスイ
ッチオンして、リレー制御信号をＣＰＵ１を介さず直接
出力するようにしたので、異常時に出力する必要のある
信号を確実に出力することができる。
Ｕ１、５の何れが動作不良となった場合でも、リレー制
御信号を確実に出力できる、また、リレー制御信号の良
否を判定する判定処理を担当するＣＰＵ１が動作不良と
なった場合には、そのＣＰＵ１を監視する他のＣＰＵ５
が第１のスイッチ３をオフ状態にするので、ＣＰＵ１か
ら出力される信号が誤って外部に出力されることがなく
なる。さらに、サブのＣＰＵ５の制御により第２のスイ
ッチオンして、リレー制御信号をＣＰＵ１を介さず直接
出力するようにしたので、異常時に出力する必要のある
信号を確実に出力することができる。
【００２７】そして、リレー制御信号の良否の判定処理
を一方のＣＰＵ１だけが行い、他のＣＰＵ５は相手側の
ＣＰＵ１の異常の有無を監視するだけでよいので、ＣＰ
Ｕ５の処理負担が軽減される。これにより、リレー信号
の判定処理等を行わないＣＰＵ５に計測のための演算処
理、表示処理等を担当させることが可能となるので、ハ
ードウェアを追加せずに制御回路全体の処理量を増やす
ことができる。
を一方のＣＰＵ１だけが行い、他のＣＰＵ５は相手側の
ＣＰＵ１の異常の有無を監視するだけでよいので、ＣＰ
Ｕ５の処理負担が軽減される。これにより、リレー信号
の判定処理等を行わないＣＰＵ５に計測のための演算処
理、表示処理等を担当させることが可能となるので、ハ
ードウェアを追加せずに制御回路全体の処理量を増やす
ことができる。
【００２８】次に、本発明の第２実施例を、図２を参照
して説明する。同図２において、従来技術で説明した図
３の回路ブロックと同一のものは同じ符号を付けて説明
を省略する。この第２実施例は、第１実施例の第２のス
イッチ２を省略した回路に相当する。
して説明する。同図２において、従来技術で説明した図
３の回路ブロックと同一のものは同じ符号を付けて説明
を省略する。この第２実施例は、第１実施例の第２のス
イッチ２を省略した回路に相当する。
【００２９】スイッチ１２がＣＰＵ１１の出力側に接続
されており、入力信号（リレー制御信号）の判定処理が
ＣＰＵ１１で行われ、判定後の信号がスイッチ１２を介
してリレー１３の制御端子に出力されるようになってい
る。ＣＰＵ１１は、計測、保護リレー演算（リレー制御
信号の良否の判定等）を行う。ＣＰＵ１５は、保護リレ
ー演算等を行わない代わりに指示計器演算，Ｔリンク演
算等を実行し、演算結果を液晶表示部１６及びＴリンク
回路１７へ出力する。
されており、入力信号（リレー制御信号）の判定処理が
ＣＰＵ１１で行われ、判定後の信号がスイッチ１２を介
してリレー１３の制御端子に出力されるようになってい
る。ＣＰＵ１１は、計測、保護リレー演算（リレー制御
信号の良否の判定等）を行う。ＣＰＵ１５は、保護リレ
ー演算等を行わない代わりに指示計器演算，Ｔリンク演
算等を実行し、演算結果を液晶表示部１６及びＴリンク
回路１７へ出力する。
【００３０】フォトカプラ１４を介して入力信号Ｄｉが
入力すると、ＣＰＵ１１はその入力信号の良否の判定を
行った後、判定後の信号（リレー制御信号）Ｄｏをスイ
ッチ１２に出力する。このスイッチ１２の制御端子には
ＣＰＵ１５の出力端子Ｄｏ１から出力される信号が入力
しており、ＣＰＵ１５がスイッチ１２をオン、オフ制御
するようになっている。また、ＣＰＵ１５のリセット端
子ＲＳには、ＣＰＵ１１の出力端子Ｄｏ１から出力され
る信号が入力している。ＣＰＵ１５の出力端子Ｄｏ１は
抵抗によりプルアップされており、リセット時にスイッ
チ１２の制御端子にハイレベルの信号を出力するように
なっている。
入力すると、ＣＰＵ１１はその入力信号の良否の判定を
行った後、判定後の信号（リレー制御信号）Ｄｏをスイ
ッチ１２に出力する。このスイッチ１２の制御端子には
ＣＰＵ１５の出力端子Ｄｏ１から出力される信号が入力
しており、ＣＰＵ１５がスイッチ１２をオン、オフ制御
するようになっている。また、ＣＰＵ１５のリセット端
子ＲＳには、ＣＰＵ１１の出力端子Ｄｏ１から出力され
る信号が入力している。ＣＰＵ１５の出力端子Ｄｏ１は
抵抗によりプルアップされており、リセット時にスイッ
チ１２の制御端子にハイレベルの信号を出力するように
なっている。
【００３１】また、ＣＰＵ相互の監視は第１実施例と同
様な方法で行われており、２個のＣＰＵ１１、１５がそ
れぞれ共通メモリ１８に書き込むカウント値を一定周期
でカウントアップすると共に、相手のカウント値を読み
出し、その読み出したカウント値が変化しなければ相手
のＣＰＵの動作が不良となったものと判定する。
様な方法で行われており、２個のＣＰＵ１１、１５がそ
れぞれ共通メモリ１８に書き込むカウント値を一定周期
でカウントアップすると共に、相手のカウント値を読み
出し、その読み出したカウント値が変化しなければ相手
のＣＰＵの動作が不良となったものと判定する。
【００３２】次に第２実施例の動作を説明する。先ず、
ＣＰＵ１５の動作が不良となった場合について説明す
る。この場合、ＣＰＵ１１は、共通メモリに書き込まれ
ているカウント値が変化しないことを検出すると、ＣＰ
Ｕ１５が動作不良となったものと判断して、ＣＰＵ１５
に対してリセット信号を出力する。ＣＰＵ１５の出力端
子Ｄｏ１は抵抗によりプルアップされており、リセット
時に出力端子Ｄｏ１はハイレベルとなるので、スイッチ
１２はオン状態となる。
ＣＰＵ１５の動作が不良となった場合について説明す
る。この場合、ＣＰＵ１１は、共通メモリに書き込まれ
ているカウント値が変化しないことを検出すると、ＣＰ
Ｕ１５が動作不良となったものと判断して、ＣＰＵ１５
に対してリセット信号を出力する。ＣＰＵ１５の出力端
子Ｄｏ１は抵抗によりプルアップされており、リセット
時に出力端子Ｄｏ１はハイレベルとなるので、スイッチ
１２はオン状態となる。
【００３３】これにより、ＣＰＵ１１から出力されるリ
レー制御信号は、スイッチ１２を介してリレー１３の制
御端子に出力され、リレー１３がオンとなる。次に、Ｃ
ＰＵ１５の動作が不良となった場合について説明する。
この場合、ＣＰＵ１５は、共通メモリ１８に書き込まれ
てカウントを読み出し、そのカウント値が変化していな
いときには、ＣＰＵ１１が動作不良となったもの判断す
る。そして、出力端子Ｄｏ１の出力をローレベルにしス
イッチ１２をオフ状態にする。これにより、ＣＰＵ１１
の動作が不良の場合に、スイッチ１２を介し誤った信号
が出力さえるのを防止できる。
レー制御信号は、スイッチ１２を介してリレー１３の制
御端子に出力され、リレー１３がオンとなる。次に、Ｃ
ＰＵ１５の動作が不良となった場合について説明する。
この場合、ＣＰＵ１５は、共通メモリ１８に書き込まれ
てカウントを読み出し、そのカウント値が変化していな
いときには、ＣＰＵ１１が動作不良となったもの判断す
る。そして、出力端子Ｄｏ１の出力をローレベルにしス
イッチ１２をオフ状態にする。これにより、ＣＰＵ１１
の動作が不良の場合に、スイッチ１２を介し誤った信号
が出力さえるのを防止できる。
【００３４】この第２実施例は、サブのＣＰＵの動作が
不良となった場合でも、スイッチ１２をオンさせてＣＰ
Ｕ１１のリレー制御信号を出力できるようにしたので、
ＣＰＵ１１が故障しても入力信号の判定を行って、判定
後の信号を出力できる。また、ＣＰＵ１１が動作不良の
場合には、ＣＰＵ１１の出力信号が外部に出力されない
ようにしたので、スイッチ１２に接続されるリレー１３
が誤ってオンされることがなくなる。
不良となった場合でも、スイッチ１２をオンさせてＣＰ
Ｕ１１のリレー制御信号を出力できるようにしたので、
ＣＰＵ１１が故障しても入力信号の判定を行って、判定
後の信号を出力できる。また、ＣＰＵ１１が動作不良の
場合には、ＣＰＵ１１の出力信号が外部に出力されない
ようにしたので、スイッチ１２に接続されるリレー１３
が誤ってオンされることがなくなる。
【００３５】上述した実施例では、サブのＣＰＵ５、１
５が動作不良のとき、、メインのＣＰＵ１、１１がＣＰ
Ｕ５、１１をリセットして第１のスイッチ３またはスイ
ッチ１２をオン状態にするようにしているが、これに限
らず他の回路で実現しても良い、例えば、ＣＰＵ５、１
５の動作不良を検出したなら、ＣＰＵ１または１１がス
イッチ３、１２の制御端子にハイレベルの信号を出力す
るようにしてもよい。
５が動作不良のとき、、メインのＣＰＵ１、１１がＣＰ
Ｕ５、１１をリセットして第１のスイッチ３またはスイ
ッチ１２をオン状態にするようにしているが、これに限
らず他の回路で実現しても良い、例えば、ＣＰＵ５、１
５の動作不良を検出したなら、ＣＰＵ１または１１がス
イッチ３、１２の制御端子にハイレベルの信号を出力す
るようにしてもよい。
【００３６】また、本発明は保護継電器の制御回路に限
らず、種々の保護装置の動作を制御する制御回路に適用
できる。
らず、種々の保護装置の動作を制御する制御回路に適用
できる。
【００３７】
【発明の効果】本発明は、第１のマイクロプロセッサの
出力にスイッチを接続し、そのスイッチを第２のマイク
ロプロセッサによりオン、オフ制御するようにしたの
で、第１のマイクロプロセッサが正常に動作していると
きには、その出力をスイッチを介して出力でき、第１の
イクロプロセッサが動作不良のときには、その出力を遮
断することができる。従って、必要な信号を出力し、誤
動作となる不必要な信号を出力しないようにできる。ま
た、第２のスイッチを設けることで、第１のマイクロプ
ロセッサが動作不良となった場合でも、必要な信号を直
接外部に出力することができる。
出力にスイッチを接続し、そのスイッチを第２のマイク
ロプロセッサによりオン、オフ制御するようにしたの
で、第１のマイクロプロセッサが正常に動作していると
きには、その出力をスイッチを介して出力でき、第１の
イクロプロセッサが動作不良のときには、その出力を遮
断することができる。従って、必要な信号を出力し、誤
動作となる不必要な信号を出力しないようにできる。ま
た、第２のスイッチを設けることで、第１のマイクロプ
ロセッサが動作不良となった場合でも、必要な信号を直
接外部に出力することができる。
【図１】本発明の第１実施例の制御回路の回路ブロック
図である。
図である。
【図２】本発明の第２実施例の制御回路の回路ブロック
図である。
図である。
【図３】従来の制御回路の回路ブロック図である。
１、５、１１、１５、２４、２５ ＣＰＵ ２ 第２のスイッチ ３ 第１のスイッチ ８、１８ 共通メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０２Ｈ 3/05 Ｈ０２Ｈ 3/05 Ｆ
Claims (7)
- 【請求項１】 データを記憶する記憶手段と、入力信号
に対して所定の処理を行ってその結果を外部に出力する
出力端子を有すると共に、前記記憶手段に第１のデータ
を書き込む第１のマイクロプロセッサと、 前記第１のマイクロプロセッサの出力端子に直列に接続
された第１のスイッチ手段と、 前記記憶手段に第２のデータを書き込と共に、前記第１
のデータから前記第１のマイクロプロセッサが正常に動
作しているか否かを判定し、その判定結果に基づいて前
記第１のスイッチ手段をオン、オフする第２のマイクロ
プロセッサと、を備えることを特徴とする保護装置の制
御回路。 - 【請求項２】 前記第１のマイクロプロセッサは、前記
第２のデータから前記第２のマイクロプロセッサが正常
に動作しているか否かを判定し、第２のマイクロプロセ
ッサの動作が異常と判定した場合には、前記第１のスイ
ッチ手段をオンさせ前記第１のマイクロプロセッサの出
力信号を出力させることを特徴とする請求項１記載の保
護装置の制御装置。 - 【請求項３】 オン状態のとき、前記入力信号を直接出
力する第２のスイッチ手段を有し、 前記の第２のマイクロプロセッサは、前記第１のデータ
から前記第１のマイクロプロセッサが正常に動作してい
るか否かを判定し、その判定結果に基づいて前記第２の
スイッチ手段をオン、オフ制御して前記入力信号を直接
出力または遮断することを特徴とする請求項１または２
記載の保護装置の制御回路。 - 【請求項４】 前記第２のマイクロプロセッサが、前記
第１のデータが正常値ではなく、前記第１のマイクロプ
ロセッサの動作が異常であると判定した場合には、前記
第２のスイッチ手段をオンさせて前記入力信号を直接出
力させることを特徴とする請求項１、２または３記載の
保護装置の制御回路。 - 【請求項５】 前記第１のマイクロプロセッサによりカ
ウント動作がリセットされるタイマーを有し、 前記タイマーのカウント値が所定値より大または小とな
ったとき、前記第１のマイクロプロセッサの動作が異常
となったものとして、前記タイマーが前記第２のスイッ
チ手段をオンさせ、前記入力信号を前記第２のスイッチ
手段を介して直接出力させることを特徴とする請求項
１、２、３または４記載の保護装置の制御回路。、 - 【請求項６】 前記第１のデータは、前記第１のマイク
ロプロセッサにより一定周期毎に書き換えられる第１の
カウント値であり、前記第２のデータは、前記第２のマ
イクロプロセッサにより一定周期毎に書き換えられる第
２のカウント値であり、前記第２のマイクロプロセッサ
は、前記第１のカウント値が変化しないとき、前記第１
のマイクロプロセッサの動作が異常であると判定し、前
記第２のスイッチ手段をオンさせ前記入力信号を直接出
力させ、前記第１のマイクロプロセッサは、前記第２の
カウント値が変化しないとき、前記第２のマイクロプロ
セッサの動作が異常であると判定して、前記第１のスイ
ッチ手段をオンさせ前記第１のマイクロプロセッサの出
力信号を前記第１のスイッチを介して出力させることを
特徴とする請求項１、２、３、４または５記載の保護装
置の制御回路。 - 【請求項７】 前記第１のマイクロプロセッサは、前記
第２のマイクロプロセッサの動作が異常であると判定し
た場合に、前記第２のマイクロプロセッサをリセット状
態にすることで前記第１のスイッチ手段をオンさせるこ
とを特徴とする請求項１、２、３、４、５または６５記
載の保護装置の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252840A JPH10105422A (ja) | 1996-09-25 | 1996-09-25 | 保護装置の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252840A JPH10105422A (ja) | 1996-09-25 | 1996-09-25 | 保護装置の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105422A true JPH10105422A (ja) | 1998-04-24 |
Family
ID=17242925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8252840A Withdrawn JPH10105422A (ja) | 1996-09-25 | 1996-09-25 | 保護装置の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105422A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001282302A (ja) * | 2000-04-03 | 2001-10-12 | Toyota Motor Corp | 原動機を用いた移動体の制御装置におけるｃｐｕの異常監視 |
| JP2007328679A (ja) * | 2006-06-09 | 2007-12-20 | Omron Corp | 多重化ｃｐｕ暴走監視装置 |
| JP2008312327A (ja) * | 2007-06-13 | 2008-12-25 | Meidensha Corp | ディジタル保護継電装置のアナログ入力回路 |
| JP2009095205A (ja) * | 2007-10-12 | 2009-04-30 | Meidensha Corp | サンプリング周波数の監視方式 |
| JP2013191154A (ja) * | 2012-03-15 | 2013-09-26 | Omron Corp | 情報処理装置 |
| JP2016013026A (ja) * | 2014-06-30 | 2016-01-21 | アイシン精機株式会社 | 分散型電源の系統連系装置 |
| JP2017537597A (ja) * | 2015-02-17 | 2017-12-14 | エルジー・ケム・リミテッド | コンタクタ制御システム |
| CN108711440A (zh) * | 2018-08-02 | 2018-10-26 | 珠海格力电器股份有限公司 | 写保护电路和写保护方法、写保护装置及电器设备 |
-
1996
- 1996-09-25 JP JP8252840A patent/JPH10105422A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001282302A (ja) * | 2000-04-03 | 2001-10-12 | Toyota Motor Corp | 原動機を用いた移動体の制御装置におけるｃｐｕの異常監視 |
| JP2007328679A (ja) * | 2006-06-09 | 2007-12-20 | Omron Corp | 多重化ｃｐｕ暴走監視装置 |
| JP2008312327A (ja) * | 2007-06-13 | 2008-12-25 | Meidensha Corp | ディジタル保護継電装置のアナログ入力回路 |
| JP2009095205A (ja) * | 2007-10-12 | 2009-04-30 | Meidensha Corp | サンプリング周波数の監視方式 |
| JP2013191154A (ja) * | 2012-03-15 | 2013-09-26 | Omron Corp | 情報処理装置 |
| JP2016013026A (ja) * | 2014-06-30 | 2016-01-21 | アイシン精機株式会社 | 分散型電源の系統連系装置 |
| JP2017537597A (ja) * | 2015-02-17 | 2017-12-14 | エルジー・ケム・リミテッド | コンタクタ制御システム |
| CN108711440A (zh) * | 2018-08-02 | 2018-10-26 | 珠海格力电器股份有限公司 | 写保护电路和写保护方法、写保护装置及电器设备 |
| CN108711440B (zh) * | 2018-08-02 | 2024-04-30 | 珠海格力电器股份有限公司 | 写保护电路和写保护方法、写保护装置及电器设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10105422A (ja) | 保護装置の制御回路 | |
| JPH0754947B2 (ja) | 予備系監視方式 | |
| JPH04283840A (ja) | 情報処理装置の診断方法 | |
| JPH0384640A (ja) | 障害情報通知方式 | |
| JPS6378212A (ja) | 半導体装置 | |
| JP3757407B2 (ja) | 制御装置 | |
| JP3107104B2 (ja) | 待機冗長方式 | |
| JP3058306B2 (ja) | データ入出力用プリント板 | |
| JPS62281781A (ja) | 故障情報モニタリング方法 | |
| JPH07129424A (ja) | Ｅｃｃ機能回路の１ビット誤り検知通知装置 | |
| JP3330261B2 (ja) | ディジタル保護・制御装置 | |
| JPS6250841B2 (ja) | ||
| JPH0751609Y2 (ja) | プログラマブルコントローラの故障情報記憶回路 | |
| JPH04252344A (ja) | コンピュータシステム | |
| JPS60258623A (ja) | マイクロコンピユ−タ | |
| JPH1160102A (ja) | エレベータ制御装置 | |
| JPH0887431A (ja) | 中央処理装置の異常検出装置 | |
| JPH0414374B2 (ja) | ||
| JPH03204739A (ja) | マイクロコンピュータ | |
| JPH05241905A (ja) | プロセッサ装置 | |
| JPH11224102A (ja) | 二重化制御装置 | |
| JPH05257725A (ja) | Ｃｐｕユニットのエラー伝達装置 | |
| JPH02106119A (ja) | 故障情報記憶方式 | |
| JPH0263248A (ja) | タスクプログラムの無限ループ障害検出方式 | |
| JPS62237536A (ja) | 電子計算装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |