JPS6319053A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS6319053A JPS6319053A JP61161887A JP16188786A JPS6319053A JP S6319053 A JPS6319053 A JP S6319053A JP 61161887 A JP61161887 A JP 61161887A JP 16188786 A JP16188786 A JP 16188786A JP S6319053 A JPS6319053 A JP S6319053A
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- 238000001514 detection method Methods 0.000 claims abstract description 44
- 230000006870 function Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 241000700159 Rattus Species 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーソナルコンピュータやワートフロセサな
どのエレクトロニクス機器に用いて好適なメモリ装置に
関する。
どのエレクトロニクス機器に用いて好適なメモリ装置に
関する。
パーソナルコンピュータやワードプロセサナトのエレク
トロニクス機器に用いられるメモリ装置は、たとえば、
ベーシックマスター+ 6oooシリ一ズ技術資料ハー
ドウエア編(+983 ) p、64に開示の技術に代
表されるようなパリティエラーチェック機能を有してお
り、パリティエラーが発生したときには、システムを停
止するなどしてメモリ装置の信頼性を高めるようにして
いる。。
トロニクス機器に用いられるメモリ装置は、たとえば、
ベーシックマスター+ 6oooシリ一ズ技術資料ハー
ドウエア編(+983 ) p、64に開示の技術に代
表されるようなパリティエラーチェック機能を有してお
り、パリティエラーが発生したときには、システムを停
止するなどしてメモリ装置の信頼性を高めるようにして
いる。。
第5図はかかるメモリ装置を示すブロック図であって、
1はパリティビット用メモリ、2はアドレス線、3は制
御信号線、4は信号線、5はパリティピット生成/バυ
ティエラー検出回路、6はデータ線、7,8は信号線、
9はCPU (中央処理装置)、10は1バイト分のデ
ータ用メモリである。
1はパリティビット用メモリ、2はアドレス線、3は制
御信号線、4は信号線、5はパリティピット生成/バυ
ティエラー検出回路、6はデータ線、7,8は信号線、
9はCPU (中央処理装置)、10は1バイト分のデ
ータ用メモリである。
なお、第4図は第5図のパリティビット用メモリ1およ
びパリティピント生成パリティエラー検出回路5の部分
を抜き出して示したものである。
びパリティピント生成パリティエラー検出回路5の部分
を抜き出して示したものである。
次に、この従来技術の動作について説明する。
CPU 9からのデータをメモリ装置に書き込むとぎに
は、CPU 9から制御信号線6を介して制御信号が供
給され、これによってメモリ装置の各アドレス領域は書
込みモードに設定される。メモリ装置には、データを記
憶するデータ用メモリとパリティピットを記憶するパリ
ティピット用メモリとを有し、1つの番地は1バイト分
のデータ用メモリとこれに付随したパリティビット用メ
モリとの対からなっている。第5図では、この1バイト
分のデータ用メモリとしてデータ用メモリ10を示して
おり、このデータ用メモリ10にパリティビット用メモ
リ1が付随している。すなわち、1バイト分の各データ
用メモリにパリティビット用メモリが付随している。
は、CPU 9から制御信号線6を介して制御信号が供
給され、これによってメモリ装置の各アドレス領域は書
込みモードに設定される。メモリ装置には、データを記
憶するデータ用メモリとパリティピットを記憶するパリ
ティピット用メモリとを有し、1つの番地は1バイト分
のデータ用メモリとこれに付随したパリティビット用メ
モリとの対からなっている。第5図では、この1バイト
分のデータ用メモリとしてデータ用メモリ10を示して
おり、このデータ用メモリ10にパリティビット用メモ
リ1が付随している。すなわち、1バイト分の各データ
用メモリにパリティビット用メモリが付随している。
次に、CPU 9からアドレス線2を通してアドレス信
号がメモリ装置に供給され、所定の1バイト分のデータ
用メモリ(ここでは、データ用メモリ10とする)が指
定される。また、これとともに、このデータメモリ10
に付随したパリティピット用、 3 。
号がメモリ装置に供給され、所定の1バイト分のデータ
用メモリ(ここでは、データ用メモリ10とする)が指
定される。また、これとともに、このデータメモリ10
に付随したパリティピット用、 3 。
メモリ1も指定される。CPU 9が出力するデータ(
ここでは、8ビツトとする)は、データ線6を介してデ
ータ用メモリ10に供給され、そこに書き込まれる。
ここでは、8ビツトとする)は、データ線6を介してデ
ータ用メモリ10に供給され、そこに書き込まれる。
また、このデータは、各ピットが入力A−Hとシテ、パ
リティピット生成/パリティエラー検出回路5に供給さ
れ、このデータに対する1ビツトのパリティが生成され
る。このパリティピットは入力A−Hのうちの”H”と
なる入力の数が偶数のときには@H”、奇数のときには
L″であり、パリティピット生成パリティエラー検出回
路5の出力端子EVから信号線7に出力されてパリティ
ビット用メモリ1に書き込まれる。
リティピット生成/パリティエラー検出回路5に供給さ
れ、このデータに対する1ビツトのパリティが生成され
る。このパリティピットは入力A−Hのうちの”H”と
なる入力の数が偶数のときには@H”、奇数のときには
L″であり、パリティピット生成パリティエラー検出回
路5の出力端子EVから信号線7に出力されてパリティ
ビット用メモリ1に書き込まれる。
このようにして、メモリ装置のデータが書き込まれたデ
ータ用メモリに付随したパリティビット用メモリに、そ
のデータのパリティビットが書き込せれる。
ータ用メモリに付随したパリティビット用メモリに、そ
のデータのパリティビットが書き込せれる。
メモリ装置からのデータ読出しのときには、CPU 9
から制御信号線3を介して送られる制御信号によってメ
モリ装置は書出しモードとなり、ま、 4 。
から制御信号線3を介して送られる制御信号によってメ
モリ装置は書出しモードとなり、ま、 4 。
た、CPU 9からアドレス線2を介して送られるアド
レス信号によってメモリ装置の所定番地のデータ用メモ
リが指定される。
レス信号によってメモリ装置の所定番地のデータ用メモ
リが指定される。
このデータ用メモリが図示するデータ用メモリ10とす
ると、このデータ用メモリ10から読み出されたデータ
は、データ線6を介してCPU 9に取り込まれるとと
もに、各ピットが入力A−Hとしてパリティピット生成
/パリティエラー検出回路5に供給される。これと同時
に、パリティビット用メモリ1からこのデータに対する
パリティピットが読み出され、信号線4を介し、入力I
としてパリティピット生成/パリティエラー検出回路5
に供給される。
ると、このデータ用メモリ10から読み出されたデータ
は、データ線6を介してCPU 9に取り込まれるとと
もに、各ピットが入力A−Hとしてパリティピット生成
/パリティエラー検出回路5に供給される。これと同時
に、パリティビット用メモリ1からこのデータに対する
パリティピットが読み出され、信号線4を介し、入力I
としてパリティピット生成/パリティエラー検出回路5
に供給される。
パリティピット生成/パリティエラー検出回路5は、入
力A−1によってデータにパリティエラーが有るか否か
を判定し、パリティエラーがあるときには”L”、パリ
ティエラーがないときには1B“の判定信号を出力端子
ODから信号線8を介してCPU 9に供給する。この
判定信号が”L”のときには(すなわち、CPU9に取
り込まれるデータにパリティエラーがあるときには)、
cpUqはNMI(マスク不能割込み)が要求され、メ
モリエラーの処理プログラムに制御が移ることになる。
力A−1によってデータにパリティエラーが有るか否か
を判定し、パリティエラーがあるときには”L”、パリ
ティエラーがないときには1B“の判定信号を出力端子
ODから信号線8を介してCPU 9に供給する。この
判定信号が”L”のときには(すなわち、CPU9に取
り込まれるデータにパリティエラーがあるときには)、
cpUqはNMI(マスク不能割込み)が要求され、メ
モリエラーの処理プログラムに制御が移ることになる。
なお、電源投入時では、パリティビット用メモリ1にお
けるピットが不安定なために、まず。
けるピットが不安定なために、まず。
CPU9が初期設定プログラムによってメモリ装置の全
ての番地に何らかのデータを書き込む。これにより、パ
リティビット用メモリ1の内容とデータ用メモリ10の
内容とが確定する。次に、CPU 9はメモリ装置の全
ての番地からのデータ読み出しを行ない、読み出された
データと先の書き込みデータとが一致しているか否か、
およびパリティエラーが発生しているか否かを確認する
。これでメモリ装置がチェックされるが、電源投入時に
は。
ての番地に何らかのデータを書き込む。これにより、パ
リティビット用メモリ1の内容とデータ用メモリ10の
内容とが確定する。次に、CPU 9はメモリ装置の全
ての番地からのデータ読み出しを行ない、読み出された
データと先の書き込みデータとが一致しているか否か、
およびパリティエラーが発生しているか否かを確認する
。これでメモリ装置がチェックされるが、電源投入時に
は。
このようなチェックを行なうのが一般的である。
ところで、上記のようなメモリ装置が正しく動作するた
めには、パリティエラーの検出が正しく行なわれること
が前提となる。一般に、パリティエラーは、α線障害や
電源ノイズなどによって不定期にかつ極めてまれに発生
する事象である。このために、従来では、パリティエラ
ーが発生すると、これは上記のような原因によって生じ
たものと考えられてきた。
めには、パリティエラーの検出が正しく行なわれること
が前提となる。一般に、パリティエラーは、α線障害や
電源ノイズなどによって不定期にかつ極めてまれに発生
する事象である。このために、従来では、パリティエラ
ーが発生すると、これは上記のような原因によって生じ
たものと考えられてきた。
しかしながら、パリティピット生成/パリティエラー検
出回路自体が原因(たとえば、故障)となってパリティ
エラーが生ずる場合もあり得、これを知らずにパリティ
エラーが生じたままプログラムを実行すると、パリティ
エラーによるプログラムの暴走などの不都合が起こる可
能性があり、この分メモリ装置がパリティチェック機能
に対する信頼性が低くなるという問題があった。
出回路自体が原因(たとえば、故障)となってパリティ
エラーが生ずる場合もあり得、これを知らずにパリティ
エラーが生じたままプログラムを実行すると、パリティ
エラーによるプログラムの暴走などの不都合が起こる可
能性があり、この分メモリ装置がパリティチェック機能
に対する信頼性が低くなるという問題があった。
本発明の目的は、かかる従来技術の問題点を解消し、エ
ラーチェック機能に対する信頼性が向上したメモリ装置
を提供することにある。
ラーチェック機能に対する信頼性が向上したメモリ装置
を提供することにある。
上記目的を達成するために、本発明は、エラーの発生手
段を設け、メモリから読み出されたデータに故意にエラ
ーを生じさせてエラー検出回路に供給する。
段を設け、メモリから読み出されたデータに故意にエラ
ーを生じさせてエラー検出回路に供給する。
、 7 、
〔作用〕
メモリの各番地からのデータに対して故意にエラーを生
じさせ、このとき、エラー検出回路がいずれもエラーを
検出しないならば、エラー検出回路は故障していること
になる。
じさせ、このとき、エラー検出回路がいずれもエラーを
検出しないならば、エラー検出回路は故障していること
になる。
以下、本発明の実施例を図面によって説明する。
第1図は本発明によるメモリ装置の一実施例を示す要部
ブロック図であって、30はパリティエラー発生装置、
31はデータ線、32はアドレスデコード線、63はI
10書込み線、34はリセット信号線、35は論理ゲー
ト、36はcpttq(第6図)からみたI10レジス
タ、57 、58はANDゲート、69はORゲート、
40.41はインバータ、42は信号線であり第4図に
対応する部分には同一符号をつけて重複する説明を省略
する。
ブロック図であって、30はパリティエラー発生装置、
31はデータ線、32はアドレスデコード線、63はI
10書込み線、34はリセット信号線、35は論理ゲー
ト、36はcpttq(第6図)からみたI10レジス
タ、57 、58はANDゲート、69はORゲート、
40.41はインバータ、42は信号線であり第4図に
対応する部分には同一符号をつけて重複する説明を省略
する。
第1図において、パリティビット用メモリ4とパリティ
ビット生成/パリティエラー検出回路5との間にパリテ
ィエラー発生装置30が設けられている。
ビット生成/パリティエラー検出回路5との間にパリテ
ィエラー発生装置30が設けられている。
・8・
パリティエラー発生装置60は論理ゲート35゜I10
レジスタ56 、 ANDゲート57.5B 、 OR
ゲート69、インバータ40.iNからなっている。I
10レジスタ36はデータ線6の1ビツトをC入力とし
。
レジスタ56 、 ANDゲート57.5B 、 OR
ゲート69、インバータ40.iNからなっている。I
10レジスタ36はデータ線6の1ビツトをC入力とし
。
論理ゲート35の出力をC入力とするD型ラッテであり
、cpu(第1図)からリセット信号線34を介して供
給されるリセット信号によってリセットされる。また、
論理ゲート65は、2人力を反転してNAND演算する
回路であって、これら2人力はCPU 9からアドレス
デコード線S2 、 ’10書込み線53を介して供給
される信号である。
、cpu(第1図)からリセット信号線34を介して供
給されるリセット信号によってリセットされる。また、
論理ゲート65は、2人力を反転してNAND演算する
回路であって、これら2人力はCPU 9からアドレス
デコード線S2 、 ’10書込み線53を介して供給
される信号である。
I10レジスタ56のQ出力は、一方では直接ANDゲ
ート38に、他方ではインバータ40で反転されてAN
Dゲート37に供給される。また、パリティビット用メ
モリ4から読み出されたパリティビットは、信号線4を
介し、一方では直接ANDゲート37に、他方ではイン
バータ41で反転されてANDゲート68に供給される
。ANDグー) 57.58の出力は。
ート38に、他方ではインバータ40で反転されてAN
Dゲート37に供給される。また、パリティビット用メ
モリ4から読み出されたパリティビットは、信号線4を
介し、一方では直接ANDゲート37に、他方ではイン
バータ41で反転されてANDゲート68に供給される
。ANDグー) 57.58の出力は。
夫々、 ORゲート59および信号線42を入カレ、1
入力としてパリティビット生成/パリティエラー検出回
路5に供給される。
入力としてパリティビット生成/パリティエラー検出回
路5に供給される。
I10レジスタ66は、リセット信号線34からのリセ
ット信号によってリセットされたときには、“L′のQ
出力を発生する。これにより、ANDゲート38はその
出力が”L”に固定されてオフ状態となり、パリティビ
ット用メモリ1から読み出されたパリティビットは、そ
のままANDゲート67およびORゲート69を通り、
1入力としてパリティビット生成/パリティエラー検出
回路5に供給される。
ット信号によってリセットされたときには、“L′のQ
出力を発生する。これにより、ANDゲート38はその
出力が”L”に固定されてオフ状態となり、パリティビ
ット用メモリ1から読み出されたパリティビットは、そ
のままANDゲート67およびORゲート69を通り、
1入力としてパリティビット生成/パリティエラー検出
回路5に供給される。
これは、第6図および第4図で説明したメモリからのデ
ータのパリティエラー検出動作であり。
ータのパリティエラー検出動作であり。
メモリの通常のデータ読出しに際して行なわれる。
CPU 9からアドレスデコード線32.’10書込み
線35を介して信号が供給されると、論理ゲート65の
出力により、データ線61の信号がI10レジスタ36
に取り込まれ、そのQ出力は“H“となる。このために
、ANDゲート37はオフ状態となり、ノくリティビッ
ト用メモリ1から読み出されたノくリテイビットは、イ
ンバータ41で反転された後、ANDゲート38.OR
ゲート39を介し、!入力としてノくリティピット生成
/パリティエラー検出回路5に供給される。
線35を介して信号が供給されると、論理ゲート65の
出力により、データ線61の信号がI10レジスタ36
に取り込まれ、そのQ出力は“H“となる。このために
、ANDゲート37はオフ状態となり、ノくリティビッ
ト用メモリ1から読み出されたノくリテイビットは、イ
ンバータ41で反転された後、ANDゲート38.OR
ゲート39を介し、!入力としてノくリティピット生成
/パリティエラー検出回路5に供給される。
ここで、パリティピット用メモリ1から読み出されたパ
リティピットを反転してパリティピット生成/パリティ
エラー検出回路5に供給することは、パリティエラーを
故意に生じさせるようにするものであり、この実施例は
、これを用いてパリティピット生成/パリティエラー検
出回路5が正常か否かのチェックを行なうものである。
リティピットを反転してパリティピット生成/パリティ
エラー検出回路5に供給することは、パリティエラーを
故意に生じさせるようにするものであり、この実施例は
、これを用いてパリティピット生成/パリティエラー検
出回路5が正常か否かのチェックを行なうものである。
′1以下、第2図に示すフローチャートを用いてこのチ
ェック動作を説明する。
ェック動作を説明する。
まず、システムの起動にともなって、初期プログラムに
より、第5図で説明したように、メモリの少なくとも2
以上の所定番地にチェック用のデータを書き込む。この
チェック用データの書込みが終ると、先の従来技術と同
様に、一般的なメモリチェックを実行して各番地におけ
るデータ用メモリの内容とパリティピット用メモリの内
容とを確定する(以上、ステップ101)。
より、第5図で説明したように、メモリの少なくとも2
以上の所定番地にチェック用のデータを書き込む。この
チェック用データの書込みが終ると、先の従来技術と同
様に、一般的なメモリチェックを実行して各番地におけ
るデータ用メモリの内容とパリティピット用メモリの内
容とを確定する(以上、ステップ101)。
次に、チェック開始を指令してこのメモリを読出しモー
ドとし、またCPU 9からI10書込み線33を介し
て”L”の信号を論理ゲート35に送り、’/。
ドとし、またCPU 9からI10書込み線33を介し
て”L”の信号を論理ゲート35に送り、’/。
書込み線33を”L”に保持する。そして、CPU 9
はメモリにおけるチェック用データが記憶された番地を
指定するとともに、少なくとも1ビツトが°H”のデー
タをデータ線6に出力する。このデータの”H”ピット
はデータ線31を介してI10レジスタ36に入力され
る。また、このとき、番地指定によってアドレスデコー
ド線32を通して”L”のノくルスが論理ゲート65に
供給され、その出力は“L”となってその立下りエツジ
で1/10レジスタ36がD入力を取り込む。これによ
り、I10レジスタ56のQ出力は”Hoとなる。I1
0レジスタ56に対するかかる動作を、以下、r ’1
0レジスタ36に”H”を設定するという」(以下、ス
テップ102)。
はメモリにおけるチェック用データが記憶された番地を
指定するとともに、少なくとも1ビツトが°H”のデー
タをデータ線6に出力する。このデータの”H”ピット
はデータ線31を介してI10レジスタ36に入力され
る。また、このとき、番地指定によってアドレスデコー
ド線32を通して”L”のノくルスが論理ゲート65に
供給され、その出力は“L”となってその立下りエツジ
で1/10レジスタ36がD入力を取り込む。これによ
り、I10レジスタ56のQ出力は”Hoとなる。I1
0レジスタ56に対するかかる動作を、以下、r ’1
0レジスタ36に”H”を設定するという」(以下、ス
テップ102)。
次に、上記の番地指定によってメモリの指定された番地
からチェック用データが読み出され、データ線6を介し
てパリティピット生成/パリティエラー検出回路5に供
給される。これと同時に、パリティピット用メモリ1か
らこのチェック用デ・ 12 ・ 一夕に対するパリティピットが読み出され、信号線4を
介してパリティエラー発生装置30に供給される。ここ
で、I10レジスタ56のQ出力は1B”であるから、
このパリティピットは、インバータ41で反転された後
、ANDゲート3B 、 ORゲート39および信号線
42を介し、!入力としてパリティピット生成/パリテ
ィエラー検出回路5に供給される(以上、ステップ10
S)。
からチェック用データが読み出され、データ線6を介し
てパリティピット生成/パリティエラー検出回路5に供
給される。これと同時に、パリティピット用メモリ1か
らこのチェック用デ・ 12 ・ 一夕に対するパリティピットが読み出され、信号線4を
介してパリティエラー発生装置30に供給される。ここ
で、I10レジスタ56のQ出力は1B”であるから、
このパリティピットは、インバータ41で反転された後
、ANDゲート3B 、 ORゲート39および信号線
42を介し、!入力としてパリティピット生成/パリテ
ィエラー検出回路5に供給される(以上、ステップ10
S)。
そこで、パリティピット生成/パリティエラー検出回路
5は、これら人力A−1からパリティエラーの有無を検
出する(ステップ104)。
5は、これら人力A−1からパリティエラーの有無を検
出する(ステップ104)。
■ ステップ+04の処理でパリティエラーが検出され
ないときには、データ用メモリから読み出されたチェッ
ク用データとパリティピットとのいずれかにエラーがあ
る場合、または、パリティピット生成/パリティエラー
検出回路5が誤動作した場合が考えられる。
ないときには、データ用メモリから読み出されたチェッ
ク用データとパリティピットとのいずれかにエラーがあ
る場合、または、パリティピット生成/パリティエラー
検出回路5が誤動作した場合が考えられる。
そこで、この場合には、次に、メモリの他の番地からチ
ェック用データとパリティピットとヲ読み出しくステッ
プ+OS)、同様にして、パリティピット生成/パリテ
ィエラー検出回路5でパリティエラーの有無を検出する
(ステップ106)。
ェック用データとパリティピットとヲ読み出しくステッ
プ+OS)、同様にして、パリティピット生成/パリテ
ィエラー検出回路5でパリティエラーの有無を検出する
(ステップ106)。
ここで、パリティエラーが検出されると、少なくともパ
リティピット生成/パリティエラー検出回路5はパリテ
ィエラー検出動作を行なっておりステップ104では、
先のチェック用データおよびパリティピットのいずれか
にエラーがあって、パリティピットをパリティエラー発
生装置50で反転した結果、このエラーが失〈なったと
考えられる。
リティピット生成/パリティエラー検出回路5はパリテ
ィエラー検出動作を行なっておりステップ104では、
先のチェック用データおよびパリティピットのいずれか
にエラーがあって、パリティピットをパリティエラー発
生装置50で反転した結果、このエラーが失〈なったと
考えられる。
したがって、この場合には、メモリのこれらチェック用
データおよびパリティピットが記憶されている番地に対
してパリティエラーが発生すると判定する(ステップ1
07)。
データおよびパリティピットが記憶されている番地に対
してパリティエラーが発生すると判定する(ステップ1
07)。
これに対し、ステップ106での処理でパリティエラー
が検出されないときには、メモリの2つの番地で同時に
パリティエラーが生ずることはほとんど起り得られない
から、パリティピット生成/パリティエラー検出回路1
08が故障していると判定する(ステップ108)。
が検出されないときには、メモリの2つの番地で同時に
パリティエラーが生ずることはほとんど起り得られない
から、パリティピット生成/パリティエラー検出回路1
08が故障していると判定する(ステップ108)。
■ ステップ104の処理でパリティエラーが検出され
たときには、読み出されたチェック用データとパリティ
ビットとに誤りがない場合、または、これらのいずれか
に誤りがある場合が考えられるが、パリティビット生成
/パリティエラー検出回路5は故障していない。
たときには、読み出されたチェック用データとパリティ
ビットとに誤りがない場合、または、これらのいずれか
に誤りがある場合が考えられるが、パリティビット生成
/パリティエラー検出回路5は故障していない。
そこで、ステップ104でパリティエラーがあると判定
されると、次に、CPU 9をリセット信号線64を介
してリセット信号を送り、’10レジスタ36をリセッ
トする。これによってそのQ出力は°L”となり、 A
NDゲート38はオフ状態、ANDゲート67はオン状
態となる。これを[I10レジスタ66ニ@L”を設定
する」という(ステップ109)。そして、メモリの同
じ番地からチェック用データとパリティビットを再度読
み出し、パリティビット生成/ハリティエラー検出回路
5に供給する。このとき、番地指定とともにアドレスデ
コード線52に”L”のパルスが供給されるが、データ
線61からは”H”のビットが供給されず、I10レジ
スタ66のQ出力は“L”のま1である。また、パリテ
ィビットはANDゲート57 、 ORゲート39を通
り1反転され・ 15・ ずにパリティビット生成/パリティエラー検出回路5に
供給される。
されると、次に、CPU 9をリセット信号線64を介
してリセット信号を送り、’10レジスタ36をリセッ
トする。これによってそのQ出力は°L”となり、 A
NDゲート38はオフ状態、ANDゲート67はオン状
態となる。これを[I10レジスタ66ニ@L”を設定
する」という(ステップ109)。そして、メモリの同
じ番地からチェック用データとパリティビットを再度読
み出し、パリティビット生成/ハリティエラー検出回路
5に供給する。このとき、番地指定とともにアドレスデ
コード線52に”L”のパルスが供給されるが、データ
線61からは”H”のビットが供給されず、I10レジ
スタ66のQ出力は“L”のま1である。また、パリテ
ィビットはANDゲート57 、 ORゲート39を通
り1反転され・ 15・ ずにパリティビット生成/パリティエラー検出回路5に
供給される。
パリティビット生成/パリティエラー検出回路5は、こ
れら人力A−1に対してパリティエラーの有無を検出す
る(ステップ110)が、パリティエラーが検出されな
いときには、メモリから読み出されたチェック用データ
およびパリティビットにエラーがなく、かつパリティビ
ット生成/パリティエラー検出回路5は正常に動作して
いることになる(ステップ111)。これに対し、ステ
ップ110の処理でパリティエラーが検出されたときに
は、メモリのこれらチェック用データ、パリティピット
が書き込まれている番地に対してパリティエラーが発生
したと判定する。
れら人力A−1に対してパリティエラーの有無を検出す
る(ステップ110)が、パリティエラーが検出されな
いときには、メモリから読み出されたチェック用データ
およびパリティビットにエラーがなく、かつパリティビ
ット生成/パリティエラー検出回路5は正常に動作して
いることになる(ステップ111)。これに対し、ステ
ップ110の処理でパリティエラーが検出されたときに
は、メモリのこれらチェック用データ、パリティピット
が書き込まれている番地に対してパリティエラーが発生
したと判定する。
このようにして、パリティピント生成/パリティエラー
検出回路5が正常に動作するかあるいは故障しているか
判定でき、パリティビット生成/パリティエラー検出回
路5が正常に動作しているときには、メモリの全ての番
地についてチェックすることにより、どの番地でパリテ
ィエラーが生・ 16・ するかが判定できる。そこで、エラー処理プログラムを
上記夫々のケースに対して分岐し、ユーザに夫々のケー
スを知らせるなどの処理を施こすことにより、パリティ
エラー検出が正常に行なわれているか否か、また、パリ
ティエラー検出が正常に行なわれていれば、パリティピ
ットの生成回路の故障の有無やメモリのパリティビット
用メモリを含めた番地のいずれでパリティエラーが化ス
ルかを確認することができるものであって、パリティエ
ラーの検出に対する信頼性が高まり、メモリから読み出
されたデータの信頼性が常に高く保たれてプログラムの
暴走なども未然に防ぐことができる。
検出回路5が正常に動作するかあるいは故障しているか
判定でき、パリティビット生成/パリティエラー検出回
路5が正常に動作しているときには、メモリの全ての番
地についてチェックすることにより、どの番地でパリテ
ィエラーが生・ 16・ するかが判定できる。そこで、エラー処理プログラムを
上記夫々のケースに対して分岐し、ユーザに夫々のケー
スを知らせるなどの処理を施こすことにより、パリティ
エラー検出が正常に行なわれているか否か、また、パリ
ティエラー検出が正常に行なわれていれば、パリティピ
ットの生成回路の故障の有無やメモリのパリティビット
用メモリを含めた番地のいずれでパリティエラーが化ス
ルかを確認することができるものであって、パリティエ
ラーの検出に対する信頼性が高まり、メモリから読み出
されたデータの信頼性が常に高く保たれてプログラムの
暴走なども未然に防ぐことができる。
かかるチェックは、メモリ装置を起動するときに行なっ
てもよいし、ある期間毎に定期的に行なってもよい。ま
た、特別にチェック用のデータを用いずに、実際に所望
処理のために使用されるデータでもってチェックを行な
うようにしてもよいさらに、エラーチェック方式として
は、パリティ方式によらず、FCCなどの他の方式であ
ってもよ()。
てもよいし、ある期間毎に定期的に行なってもよい。ま
た、特別にチェック用のデータを用いずに、実際に所望
処理のために使用されるデータでもってチェックを行な
うようにしてもよいさらに、エラーチェック方式として
は、パリティ方式によらず、FCCなどの他の方式であ
ってもよ()。
以上説明したように、本発明によれば、エラー検出が正
常であるか否かの確認が可能となり、読み出されたデー
タの信頼性を常に高く保つことができるとともに、エラ
ーによるプログラムの暴走などを未然に防止することが
できる。
常であるか否かの確認が可能となり、読み出されたデー
タの信頼性を常に高く保つことができるとともに、エラ
ーによるプログラムの暴走などを未然に防止することが
できる。
第1図は本発明によるメモリ装置の一実施例を示す要部
ブロック図、第2図はそのチェック動作を示すフローチ
ャート、第6図は従来のメモリ装置の一例を示すブロッ
ク図、第4図は第6図の要部を示すブロック図である。 1・・・・・・・・・・・・パリティビット用メモリ5
・・・・・・・・・・・・パリティピント生成/パリテ
ィエラー検出回路
ブロック図、第2図はそのチェック動作を示すフローチ
ャート、第6図は従来のメモリ装置の一例を示すブロッ
ク図、第4図は第6図の要部を示すブロック図である。 1・・・・・・・・・・・・パリティビット用メモリ5
・・・・・・・・・・・・パリティピント生成/パリテ
ィエラー検出回路
Claims (1)
- 【特許請求の範囲】 1、記憶されるデータに対するエラー検出信号を生成す
る第1の手段と、該データの読出しに際して同時に読み
出される該エラー検出信号を用い該データに対するエラ
ーの有無を検出する第2の手段を備えたメモリ装置にお
いて、エラーを発生する第5の手段を設け、該第2の手
段の入力に該エラーを付加することにより、少なくとも
該第2の手段の動作が正常か否かを確認可能に構成した
ことを特徴とするメモリ装置。 2、特許請求の範囲第1項において、前記エラー検出信
号はパリティビットであって、前記第2の手段は読み出
された該パリティビットを反転することを特徴とするメ
モリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61161887A JPS6319053A (ja) | 1986-07-11 | 1986-07-11 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61161887A JPS6319053A (ja) | 1986-07-11 | 1986-07-11 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6319053A true JPS6319053A (ja) | 1988-01-26 |
Family
ID=15743882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61161887A Pending JPS6319053A (ja) | 1986-07-11 | 1986-07-11 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6319053A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02226437A (ja) * | 1989-02-28 | 1990-09-10 | Fujitsu Ltd | 計算機の検査装置 |
JP2008015382A (ja) * | 2006-07-07 | 2008-01-24 | Chugoku Electric Power Co Inc:The | ケーブル接続用クロージャ |
-
1986
- 1986-07-11 JP JP61161887A patent/JPS6319053A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02226437A (ja) * | 1989-02-28 | 1990-09-10 | Fujitsu Ltd | 計算機の検査装置 |
JP2008015382A (ja) * | 2006-07-07 | 2008-01-24 | Chugoku Electric Power Co Inc:The | ケーブル接続用クロージャ |
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