JPS6259400B2 - - Google Patents
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- JPS6259400B2 JPS6259400B2 JP4705880A JP4705880A JPS6259400B2 JP S6259400 B2 JPS6259400 B2 JP S6259400B2 JP 4705880 A JP4705880 A JP 4705880A JP 4705880 A JP4705880 A JP 4705880A JP S6259400 B2 JPS6259400 B2 JP S6259400B2
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- 230000005856 abnormality Effects 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 12
- 230000015654 memory Effects 0.000 description 14
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は例えばプラントを制御、監視する電子
計算機システム等に適用してなるP−ROM
(Programmable−Read Only Memory)の異常
チエツク方式に係り、特にP−ROMの異常動作
以前に異常の予知を行なうP−ROMの異常チエ
ツク方式に関する。
計算機システム等に適用してなるP−ROM
(Programmable−Read Only Memory)の異常
チエツク方式に係り、特にP−ROMの異常動作
以前に異常の予知を行なうP−ROMの異常チエ
ツク方式に関する。
電子計算機システムのメモリ回路は、読み出し
専用のROM(Read Only Memory)および読み
出し・書き込み用のRAM(Random Access
Memory)からなり、これらのメモリの殆んでは
IC化されたものを使用している。このうち、前
者のROMは、ユーザ側においてメモリ内容を消
去できるP−ROMを多く使用している。このP
−ROMのうちでもEP−ROM(Erasable
Programmable−ROM)は紫外線照射によりメモ
リの内容を消去して新しいプログラムを書き込め
る、いわゆるプログラム変更可能なROMであ
る。このEP−ROMは、紫外線により消去できる
特長を持つている反面、長期間使用するシステム
では大気中の微小な紫外線により経時変化し
ROMの内容のレベルが変化して誤動作する危険
性をもつている。このことは、プラントの重要部
分を制御若しくは監視する装置の場合、EP−
ROMの使用は非常に難しいことを意味してい
る。
専用のROM(Read Only Memory)および読み
出し・書き込み用のRAM(Random Access
Memory)からなり、これらのメモリの殆んでは
IC化されたものを使用している。このうち、前
者のROMは、ユーザ側においてメモリ内容を消
去できるP−ROMを多く使用している。このP
−ROMのうちでもEP−ROM(Erasable
Programmable−ROM)は紫外線照射によりメモ
リの内容を消去して新しいプログラムを書き込め
る、いわゆるプログラム変更可能なROMであ
る。このEP−ROMは、紫外線により消去できる
特長を持つている反面、長期間使用するシステム
では大気中の微小な紫外線により経時変化し
ROMの内容のレベルが変化して誤動作する危険
性をもつている。このことは、プラントの重要部
分を制御若しくは監視する装置の場合、EP−
ROMの使用は非常に難しいことを意味してい
る。
そこで、メモリの異常をチエツクする手段が必
要となつてくる。従来のメモリチエツク手段は
種々存ずるが、例えばパリテイ・チエツクでは異
常発生の時に誤動作がむすびつく危険性があり、
またハミングコードを用いたものでは修正が可能
であるも複数のエラーの場合に修正が困難である
欠点がある。またレベル検出方式があるが、シス
テムからEP−ROMを取り出して別のシステムで
チエツクするため、システムを一時的に停止させ
なければならず、かつ別体のチエツクシステムが
複雑かつ高価となる欠点がある。このように従来
のメモリチエツク手段は何れも十分満足できるも
のでなかつた。
要となつてくる。従来のメモリチエツク手段は
種々存ずるが、例えばパリテイ・チエツクでは異
常発生の時に誤動作がむすびつく危険性があり、
またハミングコードを用いたものでは修正が可能
であるも複数のエラーの場合に修正が困難である
欠点がある。またレベル検出方式があるが、シス
テムからEP−ROMを取り出して別のシステムで
チエツクするため、システムを一時的に停止させ
なければならず、かつ別体のチエツクシステムが
複雑かつ高価となる欠点がある。このように従来
のメモリチエツク手段は何れも十分満足できるも
のでなかつた。
本発明は上記事情にかんがみてなされたもので
あつて、長期間の使用等によつて経時変化するP
−ROMの信号レベルを検出し、システムを停止
させずにオンラインでP−ROMの異常発生前に
異常の近いことを知らせるようにするP−ROM
の異常チエツク方式を提供するものである。
あつて、長期間の使用等によつて経時変化するP
−ROMの信号レベルを検出し、システムを停止
させずにオンラインでP−ROMの異常発生前に
異常の近いことを知らせるようにするP−ROM
の異常チエツク方式を提供するものである。
以下、本発明の一実施例について図面を参照し
て説明するにあたり、先ず、本発明方式を実現す
る前提となるP−ROMの機能および、P−ROM
と中央演算処理部(以下、CPUと指称する)と
の関係について述べる。一般に、EP−ROM等の
ようなP−ROMの信号出力形態は、第1図に示
すように“1”の信号レベルと“0”の信号レベ
ルとが不感帯領域(不定領域)DZをはさんで出
力するようになつている。つまり、P−ROMは
不感帯領域DZの最下位レベルから接地GND間で
“0”信号レベルを出力し、また不感帯領域DZの
最上位レベルから電源電圧Vcc間で“1”信号レ
ベルを出力する機能を持つている。
て説明するにあたり、先ず、本発明方式を実現す
る前提となるP−ROMの機能および、P−ROM
と中央演算処理部(以下、CPUと指称する)と
の関係について述べる。一般に、EP−ROM等の
ようなP−ROMの信号出力形態は、第1図に示
すように“1”の信号レベルと“0”の信号レベ
ルとが不感帯領域(不定領域)DZをはさんで出
力するようになつている。つまり、P−ROMは
不感帯領域DZの最下位レベルから接地GND間で
“0”信号レベルを出力し、また不感帯領域DZの
最上位レベルから電源電圧Vcc間で“1”信号レ
ベルを出力する機能を持つている。
一方、CPUは第2図に示すようにスレツシユ
ホールドレベル(切換レベル)Tlを持つてお
り、このスレツシユレベルTlを境として上位側
レベルを“1”信号レベルとして読取り、下位側
レベルを“0”信号レベルとして読取るようにし
ている。従つて、スレツシユホールドレベルTl
と不感帯領域DZの最上位レベルおよび最下位レ
ベルとの間は“1”および“0”の余裕レベルと
なつている。
ホールドレベル(切換レベル)Tlを持つてお
り、このスレツシユレベルTlを境として上位側
レベルを“1”信号レベルとして読取り、下位側
レベルを“0”信号レベルとして読取るようにし
ている。従つて、スレツシユホールドレベルTl
と不感帯領域DZの最上位レベルおよび最下位レ
ベルとの間は“1”および“0”の余裕レベルと
なつている。
ところで、大気中の微小な紫外線により経時変
化としてP−ROMの内容のレベルが変化(例え
ば“0”信号レベルが高くなる場合)すると、不
感帯領域DZの幅がせまくなつて徐々にスレツシ
ユホールドレベルTに近づいて余裕レベルの幅が
せまくなる。そして、逐には不感帯領域DZはス
レツシユホールドレベルTlを越えてしまうこと
になる。この場合、不感帯領域レベルはTlを越
るので、異常となり、CPUではそのレベルを読
み取つて誤動作する。
化としてP−ROMの内容のレベルが変化(例え
ば“0”信号レベルが高くなる場合)すると、不
感帯領域DZの幅がせまくなつて徐々にスレツシ
ユホールドレベルTに近づいて余裕レベルの幅が
せまくなる。そして、逐には不感帯領域DZはス
レツシユホールドレベルTlを越えてしまうこと
になる。この場合、不感帯領域レベルはTlを越
るので、異常となり、CPUではそのレベルを読
み取つて誤動作する。
従つて、本発明は以上のような前提に基づき不
不感帯領域レベルがスレツシユホールドレベル
Tlに近づく以前にその異常を検知し、P−ROM
が異常であることを予知させるものである。以
下、第3図にて本方式を適用してなる電子計算機
システムの概略構成を説明する。同図において1
0は例えばプラント等の制御、監視を行なう
CPUであり、このCPU10からの選択信号ASで
メモリ回路11内のP−ROMの内容を読み取る
ようにしている。なお、P−ROMの内容を読み
取るにあつては、CPU10から切換信号Sを送
出してゲート回路12のゲートを開け、このゲー
ト回路12を介してP−ROMの内容をCPU10
で読取つている。13−1は予め“1”信号検知
レベルC1に設定しておき、不感帯領域DZの最上
位レベルがレベルC1に達した時に“0”信号を
出力する“1”検知レベル比較回路である。13
−0は予め“0”信号検知レベルC0に設定して
おき、不感帯領域DZの最下位レベルがレベルC0
に達した時に“1”信号を出力する“0”検知レ
ベル比較回路である。14−1,14−0は
CPU10から切換信号S1,S0が入力された時、
“1”検知レベル比較回路13−1、“0”検知レ
ベル比較回路13−0の出力を通すゲート回路で
ある。
不感帯領域レベルがスレツシユホールドレベル
Tlに近づく以前にその異常を検知し、P−ROM
が異常であることを予知させるものである。以
下、第3図にて本方式を適用してなる電子計算機
システムの概略構成を説明する。同図において1
0は例えばプラント等の制御、監視を行なう
CPUであり、このCPU10からの選択信号ASで
メモリ回路11内のP−ROMの内容を読み取る
ようにしている。なお、P−ROMの内容を読み
取るにあつては、CPU10から切換信号Sを送
出してゲート回路12のゲートを開け、このゲー
ト回路12を介してP−ROMの内容をCPU10
で読取つている。13−1は予め“1”信号検知
レベルC1に設定しておき、不感帯領域DZの最上
位レベルがレベルC1に達した時に“0”信号を
出力する“1”検知レベル比較回路である。13
−0は予め“0”信号検知レベルC0に設定して
おき、不感帯領域DZの最下位レベルがレベルC0
に達した時に“1”信号を出力する“0”検知レ
ベル比較回路である。14−1,14−0は
CPU10から切換信号S1,S0が入力された時、
“1”検知レベル比較回路13−1、“0”検知レ
ベル比較回路13−0の出力を通すゲート回路で
ある。
次に、以上のように構成せる装置の作用を説明
する。通常、CPU10は予め定めた一定のプロ
グラムに従つてプラントの制御、監視動作を実行
する。この場合、CPU10としては、選択信号
ASをメモリ回路11に入力して特定番地のP−
ROMを選択し、また切換信号Sを出力してゲー
ト回路12のゲートを開放せしめる。この結果、
P−ROMの内容はゲート回路12を介してCPU
10によつて読み込まれる。この時、CPU10
としては、スレツシユホールドレベルTlを基準
として、P−ROMの内容が“1”信号か“0”
信号かを判断しながら読み込む。従つて“1”,
“0”信号の判断に関し比較的余裕があるが、こ
れはあくまでもP−ROMの内容に何ら異常がな
いものとして処理するためである。
する。通常、CPU10は予め定めた一定のプロ
グラムに従つてプラントの制御、監視動作を実行
する。この場合、CPU10としては、選択信号
ASをメモリ回路11に入力して特定番地のP−
ROMを選択し、また切換信号Sを出力してゲー
ト回路12のゲートを開放せしめる。この結果、
P−ROMの内容はゲート回路12を介してCPU
10によつて読み込まれる。この時、CPU10
としては、スレツシユホールドレベルTlを基準
として、P−ROMの内容が“1”信号か“0”
信号かを判断しながら読み込む。従つて“1”,
“0”信号の判断に関し比較的余裕があるが、こ
れはあくまでもP−ROMの内容に何ら異常がな
いものとして処理するためである。
ところで、以上の動作は一般的に高速で行なつ
ているため、同一ルーチン内で当然ある期間のみ
何らデータ処理を行なわない空き時間がある。そ
こで、この空き時間を利用して次の処理を行な
う。先ず、通常の動作と同じ様にゲート回路12
のゲートを開けてメモリ回路11のP−ROMの
内容を読み込んだ後、引き続き同一のP−ROM
の内容を“1”検知レベル比較回路13−1で
“1”検知レベルC1と比較させ、その比較内容を
ゲート回路14−1を開けてCPU10で読み込
む。“1”検知レベル比較回路13−1は、P−
ROMの内容が末だ“1”検知レベルC1に達して
いない時には“1”信号、“1”検知レベルC1に
達している時には“0”信号を出力する機能をも
つている。従つて、CPU10はゲート回路12
を介して入力されたP−ROMの内容とゲート回
路14−1を介して入力された比較回路13−1
の出力内容とを比較し、一致していれば正常と
し、一致していなければ異常と判断し警報信号を
出力するものである。また、同一のP−ROMの
内容に関し、同様に“0”レベル検知比較回路1
3−0で“0”検知レベルC2と比較し、その比
較結果をゲート回路14−0を介してCPU10
に送出する。従つて、この場合もCPU10は、
ゲート回路12を介して入力されたP−ROMの
内容とゲート回路14−0を介して入力された比
較回路13−0の比較内容とを比較し、一致すれ
ば正常と判断して処理し、不一致の場合は異常と
判断し警報信号を出力する。
ているため、同一ルーチン内で当然ある期間のみ
何らデータ処理を行なわない空き時間がある。そ
こで、この空き時間を利用して次の処理を行な
う。先ず、通常の動作と同じ様にゲート回路12
のゲートを開けてメモリ回路11のP−ROMの
内容を読み込んだ後、引き続き同一のP−ROM
の内容を“1”検知レベル比較回路13−1で
“1”検知レベルC1と比較させ、その比較内容を
ゲート回路14−1を開けてCPU10で読み込
む。“1”検知レベル比較回路13−1は、P−
ROMの内容が末だ“1”検知レベルC1に達して
いない時には“1”信号、“1”検知レベルC1に
達している時には“0”信号を出力する機能をも
つている。従つて、CPU10はゲート回路12
を介して入力されたP−ROMの内容とゲート回
路14−1を介して入力された比較回路13−1
の出力内容とを比較し、一致していれば正常と
し、一致していなければ異常と判断し警報信号を
出力するものである。また、同一のP−ROMの
内容に関し、同様に“0”レベル検知比較回路1
3−0で“0”検知レベルC2と比較し、その比
較結果をゲート回路14−0を介してCPU10
に送出する。従つて、この場合もCPU10は、
ゲート回路12を介して入力されたP−ROMの
内容とゲート回路14−0を介して入力された比
較回路13−0の比較内容とを比較し、一致すれ
ば正常と判断して処理し、不一致の場合は異常と
判断し警報信号を出力する。
以上のように、本発明方式はP−ROMの内容
が経時的に変化してスレツシユホールドレベル
Tlに近づく時、そのスレツシユーホールドTlの
前で“1”および“0”検知レベルと比較して異
常の有無を判断するようにしたので、誤動作にな
る前に異常予知によつて適切な措置を講ずること
ができる。
が経時的に変化してスレツシユホールドレベル
Tlに近づく時、そのスレツシユーホールドTlの
前で“1”および“0”検知レベルと比較して異
常の有無を判断するようにしたので、誤動作にな
る前に異常予知によつて適切な措置を講ずること
ができる。
なお、本発明は上記実施例に限定されるもので
はない。例えば異常警報手段は音声信号を発生さ
せてもよいし、ランプを点灯表示させる場合でも
よい。またゲート回路14−1,14−0は比較
回路13−1,13−0の出力側に設けたが、こ
れに限らず比較回路13−1,13−0の入力側
であつてもよく、あるいは比較回路13−1,1
3−0それ自体がゲート機能を持つものでも可能
である。また、上記実施例は同一ルーチン内の空
き時間を利用してP−ROMの内容の異常有無を
判断したが、同一ルーチン外の予め定めた時間に
実施することもできる。その他、本発明はその要
旨を逸脱しない範囲で種々変形実施できる。
はない。例えば異常警報手段は音声信号を発生さ
せてもよいし、ランプを点灯表示させる場合でも
よい。またゲート回路14−1,14−0は比較
回路13−1,13−0の出力側に設けたが、こ
れに限らず比較回路13−1,13−0の入力側
であつてもよく、あるいは比較回路13−1,1
3−0それ自体がゲート機能を持つものでも可能
である。また、上記実施例は同一ルーチン内の空
き時間を利用してP−ROMの内容の異常有無を
判断したが、同一ルーチン外の予め定めた時間に
実施することもできる。その他、本発明はその要
旨を逸脱しない範囲で種々変形実施できる。
以上詳記したように本発明によれば、異常にな
る前に異常に近づいていることを検知して異常と
判断し予知するので、異常となる前に適切な措置
を講ずることができ誤動作のないシステムを実現
できる。このことは、重要なプラントの制御、監
視システムに適用して非常に有益なものとなり、
システムの信頼性に大きく貢献する。また、シス
テムを止めずにオンラインの状態でP−ROMの
異常チエツクを行なうことができ、これによりシ
ステムの嫁働能率の向上を図ることができるP−
ROMの異常チエツク方式を提供できる。
る前に異常に近づいていることを検知して異常と
判断し予知するので、異常となる前に適切な措置
を講ずることができ誤動作のないシステムを実現
できる。このことは、重要なプラントの制御、監
視システムに適用して非常に有益なものとなり、
システムの信頼性に大きく貢献する。また、シス
テムを止めずにオンラインの状態でP−ROMの
異常チエツクを行なうことができ、これによりシ
ステムの嫁働能率の向上を図ることができるP−
ROMの異常チエツク方式を提供できる。
第1図はP−ROMの出力信号レベルの状態を
示す図、第2図はP−ROMの出力信号レベルと
CPUで“1”,“0”レベルを判断するスレツシ
ユホールドレベルTlとの関係を示す図、第3図
は本発明方式を適用した一実施例としての電子計
算機システムの構成図、第4図は第3図の動作を
説明する図である。 10…CPU、11…メモリ回路、12…ゲー
ト回路、13−1…“1”検知レベル比較回路、
13−0…“0”検知レベル比較回路、14−
1,14−0…ゲート回路。
示す図、第2図はP−ROMの出力信号レベルと
CPUで“1”,“0”レベルを判断するスレツシ
ユホールドレベルTlとの関係を示す図、第3図
は本発明方式を適用した一実施例としての電子計
算機システムの構成図、第4図は第3図の動作を
説明する図である。 10…CPU、11…メモリ回路、12…ゲー
ト回路、13−1…“1”検知レベル比較回路、
13−0…“0”検知レベル比較回路、14−
1,14−0…ゲート回路。
Claims (1)
- 1 P−ROMの内容を読み取つてデータ処理を
行うシステムにおいて、不感帯領域をはさんで
“1”信号レベルと“0”信号レベルとを出力す
るP−ROMと、前記不感帯領域内の任意レベル
に位置させてスレツシユホールドレベルを設定し
このレベルを境としてP−ROMの内容が“1”
信号であるか“0”信号であるかを判断してデー
タ処理する演算部と、前記不感帯領域の最上下レ
ベルと前記スレツシユホールドレベルとの間にそ
れぞれ“1”検知レベルおよび“0”検知レベル
を設定し、前記P−ROMの“1”および“0”
信号レベルと比較する比較回路とからなり、前記
P−ROMの異常チエツク時、前記スレツシユホ
ールドレベルを基準として判断した内容と前記比
較回路の出力内容とを比較してP−ROMの異常
をチエツクするようにしたことを特徴とするP−
ROMの異常チエツク方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4705880A JPS56143599A (en) | 1980-04-10 | 1980-04-10 | Check system for fault of p-rom |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4705880A JPS56143599A (en) | 1980-04-10 | 1980-04-10 | Check system for fault of p-rom |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56143599A JPS56143599A (en) | 1981-11-09 |
JPS6259400B2 true JPS6259400B2 (ja) | 1987-12-10 |
Family
ID=12764549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4705880A Granted JPS56143599A (en) | 1980-04-10 | 1980-04-10 | Check system for fault of p-rom |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56143599A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6476596A (en) * | 1987-09-18 | 1989-03-22 | Oki Electric Ind Co Ltd | Error of eeprom detecting device |
JP4580219B2 (ja) * | 2004-11-22 | 2010-11-10 | パナソニック株式会社 | 半導体装置 |
JP4582484B2 (ja) | 2006-12-20 | 2010-11-17 | Smc株式会社 | 真空吸着装置 |
KR20080100750A (ko) * | 2007-05-14 | 2008-11-19 | 삼성전자주식회사 | 데이터 읽기 장치 및 그 방법 |
-
1980
- 1980-04-10 JP JP4705880A patent/JPS56143599A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS56143599A (en) | 1981-11-09 |
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