JPS62297899A - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
- Publication number
- JPS62297899A JPS62297899A JP61142208A JP14220886A JPS62297899A JP S62297899 A JPS62297899 A JP S62297899A JP 61142208 A JP61142208 A JP 61142208A JP 14220886 A JP14220886 A JP 14220886A JP S62297899 A JPS62297899 A JP S62297899A
- Authority
- JP
- Japan
- Prior art keywords
- write
- write element
- source
- drain
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims description 14
- 239000011159 matrix material Substances 0.000 title claims description 10
- 229920006395 saturated elastomer Polymers 0.000 claims description 7
- 230000007704 transition Effects 0.000 claims description 2
- 238000009499 grossing Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体基板上に多数の駆動電極と各駆動電極に
信号を書き込み、または消去する為の走査回路及び制御
回路を集積化したアクティブマトリクス基＋反に関する
。
信号を書き込み、または消去する為の走査回路及び制御
回路を集積化したアクティブマトリクス基＋反に関する
。
本発明はアクティブマトリクス基板において、書込み素
子は３または４素子からなり、第１書込み素子の接続さ
れる第１書込み接地線と第３書込み素子の接続される第
２書込み接地線を設けた事により、アクティブマトリク
ス基板の書込み特性を改善し、表示品質低下の原因とな
る信号電流のばらつきを低減するものである。
子は３または４素子からなり、第１書込み素子の接続さ
れる第１書込み接地線と第３書込み素子の接続される第
２書込み接地線を設けた事により、アクティブマトリク
ス基板の書込み特性を改善し、表示品質低下の原因とな
る信号電流のばらつきを低減するものである。
従来例を第３図に示す。従来は同一基板上に、複数の垂
直スイッチ２、複数の駆動電極ｌ、複数の水平スイッチ
５、水平走査回路２０、垂直走査回路２１、制御素子６
．７が集積化され、信号は制御回路（書込み素子、消去
素子）により制御］され、水平スイッチ５、垂直スイッ
チ２により選択され駆動電極１に伝達される。
直スイッチ２、複数の駆動電極ｌ、複数の水平スイッチ
５、水平走査回路２０、垂直走査回路２１、制御素子６
．７が集積化され、信号は制御回路（書込み素子、消去
素子）により制御］され、水平スイッチ５、垂直スイッ
チ２により選択され駆動電極１に伝達される。
第３図に従来例を示すが、書込み素子７をドレイン電流
の飽和領域で使用する場合、すなわち書込み素子７を定
電流源として動作させる時理想的にはドレイン電流は書
込み素子７のドレイン電圧によらず一定でなければなら
ないが、実際にはチャンネル下の空乏層が拡がりドレイ
ン電流はドレイン電圧の増加にともない増加する。ドレ
イン電流の増加は信号電流のばらつきにつながり表示品
質低下の原因となる。また、書込み素子７をドレイン電
流の定電２ｉｔ領域で動作させる場合、すなわち定電ｉ
ｓとして使用する時、基板上の各書込み素子は全て同一
電流値で書込み動作がなされなければならない。
の飽和領域で使用する場合、すなわち書込み素子７を定
電流源として動作させる時理想的にはドレイン電流は書
込み素子７のドレイン電圧によらず一定でなければなら
ないが、実際にはチャンネル下の空乏層が拡がりドレイ
ン電流はドレイン電圧の増加にともない増加する。ドレ
イン電流の増加は信号電流のばらつきにつながり表示品
質低下の原因となる。また、書込み素子７をドレイン電
流の定電２ｉｔ領域で動作させる場合、すなわち定電ｉ
ｓとして使用する時、基板上の各書込み素子は全て同一
電流値で書込み動作がなされなければならない。
原理的には各素子のサイズを同一にする事により同一電
流値で書込みが出来るはずであるが、実際には各書込み
素子の接続される書込み接地線が共通で、ある有限な抵
抗値をもつ為、書込み電流値は電流の取り出し側から遠
くなるに従い小さい値となる。この現象は次の様に説明
される。
流値で書込みが出来るはずであるが、実際には各書込み
素子の接続される書込み接地線が共通で、ある有限な抵
抗値をもつ為、書込み電流値は電流の取り出し側から遠
くなるに従い小さい値となる。この現象は次の様に説明
される。
ある書込み素子により書込み電流を取り出した時書込み
接地線の抵抗により書込み接地線に電圧降下を生じ、書
込み素子のソース電位が上昇し、書込み素子のゲートル
ソース間電圧が減少し、また、書込み電流の取り出し側
から遠ければ遠い程電圧降下が増加し、電流値と減少す
る０本発明の目的は上記信号ｉ流のばらつきを低減し、
表示品質の向上を計るとともに、他の各素子群の特性を
向上し、動作特性の良好なアクティブマトリクス基板を
提供することにある。
接地線の抵抗により書込み接地線に電圧降下を生じ、書
込み素子のソース電位が上昇し、書込み素子のゲートル
ソース間電圧が減少し、また、書込み電流の取り出し側
から遠ければ遠い程電圧降下が増加し、電流値と減少す
る０本発明の目的は上記信号ｉ流のばらつきを低減し、
表示品質の向上を計るとともに、他の各素子群の特性を
向上し、動作特性の良好なアクティブマトリクス基板を
提供することにある。
本発明のアクティブマトリクス基板は、（１）ａ＞書込
み素子は第１、第２、第３、第４書込み素子から成り、
第１書込み素子のソースは第１書込み接地線に接続され
、第１書込み素子のドレインは第２書込み素子のソース
に接続され、第３書込み素子のソースは第２書込み接地
線に接読され、第３書込み素子のドレインは第４書込み
素子のソースに接続され、第２書込み素子と第４書込み
素子のドレインは水平スイッチのソースに接続され、第
１、第２、第３、第４書込み素子のゲートは書込みゲー
ト制御線に接続される、ｂ）第１書込み素子と第３書込
み素子はドレイン電流の飽和領域かまたは非飽和領域の
飽和領域との遷移領域近傍を動作点としてならしめ、Ｃ
）第２書込み素子と第４書込み素子はドレイン電流の飽
和領域を動作点としてならしめる。
み素子は第１、第２、第３、第４書込み素子から成り、
第１書込み素子のソースは第１書込み接地線に接続され
、第１書込み素子のドレインは第２書込み素子のソース
に接続され、第３書込み素子のソースは第２書込み接地
線に接読され、第３書込み素子のドレインは第４書込み
素子のソースに接続され、第２書込み素子と第４書込み
素子のドレインは水平スイッチのソースに接続され、第
１、第２、第３、第４書込み素子のゲートは書込みゲー
ト制御線に接続される、ｂ）第１書込み素子と第３書込
み素子はドレイン電流の飽和領域かまたは非飽和領域の
飽和領域との遷移領域近傍を動作点としてならしめ、Ｃ
）第２書込み素子と第４書込み素子はドレイン電流の飽
和領域を動作点としてならしめる。
（２、特許請求の範囲第１項記載の第２書込み素子と第
４書込み素子は、１個の第５書込み素子からなり、第５
書込み素子のソースは第１書込み素子と第３書込み素子
のドレインに接続され、第５書込み素子のドレインは水
平スイッチのソースに接続され、第５書込み素子はドレ
イン電流の飽和領域を動作点としてならしめるような構
成としたことを特徴とする。
４書込み素子は、１個の第５書込み素子からなり、第５
書込み素子のソースは第１書込み素子と第３書込み素子
のドレインに接続され、第５書込み素子のドレインは水
平スイッチのソースに接続され、第５書込み素子はドレ
イン電流の飽和領域を動作点としてならしめるような構
成としたことを特徴とする。
本発明の作用を運べると、負荷の変動により第２と第４
書込み素子のドレイン電圧が上昇すると、第２、第４書
込み素子は飽和領域で動作するが、ドレイン電流はわず
かに増加する。このとき第１と第３書込み素子のドレイ
ン電圧も上昇するが、第１と第３書込み素子のドレイン
電圧の上昇は第２、第４書込み素子のゲートとソース間
の電圧を減少させ、第２と第４書込み素子のドレイン電
流を減少させる働きをする。この作用を利用し第１、第
３、第２、第４書込み素子の動作点を適当に設定する事
により非常に安定したドレイン電流の飽和特性を得るこ
とができ、従来の１０倍以上もレギュレーシヨン特性の
良い定電流源を得ることができる。また、第１図に示す
様に、垂直信号線４が１本に対し書込み素子を７０〜７
３の様に４素子を１組として構成し、書込み素子７０と
書込み素子７２のソースをそれぞれ異なる書込み接地線
８．８１に接続し、書込み動作を書込み素子７０と７２
を通して行なう、このとき書込み素子７０に流れる書込
み電流は書込み接地！８により取り出され、書込み素子
７２に流れる電流は書込み接地線８１により取り出され
、書込み接地線には書込み電流と書込み接地線の抵抗に
比例した電圧降下を生じる。この電圧降下は各書込み素
子の基板上の位置により異なるが、書込み接地線８と書
込み接地線８１に流れる書込み電流を互いに反対方向か
ら取り出し合成する事により、書込み接地線の位置によ
る電圧降下値の差は補償される事となる。すなわち各書
込み素子の書込み電流値の位置による依存性が補償され
、信号電流のばらつきが低減される。
書込み素子のドレイン電圧が上昇すると、第２、第４書
込み素子は飽和領域で動作するが、ドレイン電流はわず
かに増加する。このとき第１と第３書込み素子のドレイ
ン電圧も上昇するが、第１と第３書込み素子のドレイン
電圧の上昇は第２、第４書込み素子のゲートとソース間
の電圧を減少させ、第２と第４書込み素子のドレイン電
流を減少させる働きをする。この作用を利用し第１、第
３、第２、第４書込み素子の動作点を適当に設定する事
により非常に安定したドレイン電流の飽和特性を得るこ
とができ、従来の１０倍以上もレギュレーシヨン特性の
良い定電流源を得ることができる。また、第１図に示す
様に、垂直信号線４が１本に対し書込み素子を７０〜７
３の様に４素子を１組として構成し、書込み素子７０と
書込み素子７２のソースをそれぞれ異なる書込み接地線
８．８１に接続し、書込み動作を書込み素子７０と７２
を通して行なう、このとき書込み素子７０に流れる書込
み電流は書込み接地！８により取り出され、書込み素子
７２に流れる電流は書込み接地線８１により取り出され
、書込み接地線には書込み電流と書込み接地線の抵抗に
比例した電圧降下を生じる。この電圧降下は各書込み素
子の基板上の位置により異なるが、書込み接地線８と書
込み接地線８１に流れる書込み電流を互いに反対方向か
ら取り出し合成する事により、書込み接地線の位置によ
る電圧降下値の差は補償される事となる。すなわち各書
込み素子の書込み電流値の位置による依存性が補償され
、信号電流のばらつきが低減される。
第１．２図に本発明の一実施例を示す。
駆動電極１、垂直スイッチ２、水平スイッチ５、消去素
子６、書込み素子７０．７１、書込み素子７２．７３は
アレイ状に複数個配置され、書込み信号は駆動電極１か
ら、垂直走査回路２１により選択される垂直スイッチ２
を通り垂直信号線４に伝達される。
子６、書込み素子７０．７１、書込み素子７２．７３は
アレイ状に複数個配置され、書込み信号は駆動電極１か
ら、垂直走査回路２１により選択される垂直スイッチ２
を通り垂直信号線４に伝達される。
さらに水平走査回路２０により選択される水平スイッチ
５を通った信号は、書込み素子７０．７１と７２．７３
を通り、それぞれ書込み接地線８と８１に伝達される。
５を通った信号は、書込み素子７０．７１と７２．７３
を通り、それぞれ書込み接地線８と８１に伝達される。
書込み接地ｋｌＡ８と８１に伝達した書込み信号を互い
に反対方向から取り出し合成すれば、各書込み素子の位
置による電流値の依存性が少ない一定の書込み信号かえ
られる。
に反対方向から取り出し合成すれば、各書込み素子の位
置による電流値の依存性が少ない一定の書込み信号かえ
られる。
本発明によれば、書込み素子を従来よりも定電流特性の
良い方式で構成したことにより、従来よりも信号電流の
ばらつきを大幅に低減でき、また他の素子群の特性も向
上し動作特性の優れたアクティブマトリクス基板を容易
に提供できる効果がある。また、本発明によれば、書込
み素子を３または４素子で１組とし、それぞれの書込み
素子のソースを互いに異なる書込み接地線に接続する様
な構成とし、書込み電流を互いに反対方向から取り出し
合成する事により、各書込み素子の基板上の位置による
書込み電流値の依存性を補償する事ができ、従来よりも
信号Ｔ４？Ｊ＝のばらつきが大幅に低減される。
良い方式で構成したことにより、従来よりも信号電流の
ばらつきを大幅に低減でき、また他の素子群の特性も向
上し動作特性の優れたアクティブマトリクス基板を容易
に提供できる効果がある。また、本発明によれば、書込
み素子を３または４素子で１組とし、それぞれの書込み
素子のソースを互いに異なる書込み接地線に接続する様
な構成とし、書込み電流を互いに反対方向から取り出し
合成する事により、各書込み素子の基板上の位置による
書込み電流値の依存性を補償する事ができ、従来よりも
信号Ｔ４？Ｊ＝のばらつきが大幅に低減される。
また本発明によれば、従来の様に書込み接地線の抵抗値
を減少させる為に書込み接地線の幅を大幅に拡げる必要
が少な（なり設計上の余裕度が太き（なりチップサイズ
の減少が計れ、コストダウンにも大きな効果がある。
を減少させる為に書込み接地線の幅を大幅に拡げる必要
が少な（なり設計上の余裕度が太き（なりチップサイズ
の減少が計れ、コストダウンにも大きな効果がある。
第１図、第２図は本発明の実施例を示す回路図。
第３図は従来例を示す回路図。
１・・・駆動電極、２・・・垂直スイッチ、３・・・垂
直スイッチ選択線、４・・・垂直信号線、５・・・水平
スイッチ、６・・・消去素子、７０・・・第１書込み素
子、７１・・・第２書込み素子、７２・・・第３書込み
素子、７３・・・第４凹込み素子、８・・・第１書込み
接地線、８１・・・第２書込み接地線、９・・・書込み
ゲート制？ｉ Ｌ’Ｘ、１０・・・消去信号線、１１・
・・消去ゲート制御線、２０・・・水平走査回路、２１
・・・垂直走査回路、７５・・・第５四込み素子 以 上 第２図
直スイッチ選択線、４・・・垂直信号線、５・・・水平
スイッチ、６・・・消去素子、７０・・・第１書込み素
子、７１・・・第２書込み素子、７２・・・第３書込み
素子、７３・・・第４凹込み素子、８・・・第１書込み
接地線、８１・・・第２書込み接地線、９・・・書込み
ゲート制？ｉ Ｌ’Ｘ、１０・・・消去信号線、１１・
・・消去ゲート制御線、２０・・・水平走査回路、２１
・・・垂直走査回路、７５・・・第５四込み素子 以 上 第２図
Claims (2)
- （１）二次元状に配列した複数個の駆動電極と上記駆動
電極の選択を行なう複数個の垂直スイッチと上記垂直ス
イッチを接続する複数の垂直信号線と上記垂直信号線を
任意に選択するための水平スイッチと上記垂直信号線の
信号を制御するための複数の制御素子と上記垂直スイッ
チの開閉を行なう垂直走査回路及び上記水平スイッチの
開閉を行なう水平走査回路を備えたアクティブマトリク
ス基板において、 ａ）書込み素子は第１、第２、第３、第４書込み素子か
ら成り、第１書込み素子のソースは第１書込み接地線に
接続されており、第１書込み素子のドレインは第２書込
み素子のソースに接続されており、第３書込み素子のソ
ースは第２書込み接地線に接続されており、第３書込み
素子のドレインは第４書込み素子のソースに接続されて
おり、第２書込み素子と第４書込み素子のドレインは水
平スイッチのソースに接続されており、第１、第２、第
３、第４書込み素子のゲートは書込みゲート制御線に接
続されており、 ｂ）第１書込み素子と第３書込み素子はドレイン電流の
飽和領域かまたは非飽和領域の飽和領域との遷移領域近
傍を動作点としてならしめ、 ｃ）第２書込み素子と第４書込み素子はドレイン電流の
飽和領域を動作点としてならしめることを特徴とするア
クティブマトリクス基板。 - （２）前記第２書込み素子と第４書込み素子は、１個の
第５書込み素子からなり、第５書込み素子のソースは第
１書込み素子と第３書込み素子のドレインに接続され、
第５書込み素子のドレインは水平スイッチのソースに接
続され、第５書込み素子はドレイン電流の飽和領域を動
作点としてならしめることを特徴とする特許請求の範囲
第１項に記載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142208A JPS62297899A (ja) | 1986-06-18 | 1986-06-18 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142208A JPS62297899A (ja) | 1986-06-18 | 1986-06-18 | アクテイブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62297899A true JPS62297899A (ja) | 1987-12-25 |
Family
ID=15309910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142208A Pending JPS62297899A (ja) | 1986-06-18 | 1986-06-18 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62297899A (ja) |
-
1986
- 1986-06-18 JP JP61142208A patent/JPS62297899A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6982902B2 (en) | MRAM array having a segmented bit line | |
| EP0028916A2 (en) | A semiconductor memory device | |
| US5282161A (en) | Eeprom cell having a read interface isolated from the write/erase interface | |
| JPH0462439B2 (ja) | ||
| JPH05167042A (ja) | 読出専用メモリ | |
| JPH0143400B2 (ja) | ||
| KR890001101A (ko) | 반도체 기억장치 | |
| US7671399B2 (en) | Semiconductor storage device | |
| US3955182A (en) | Transistorised memory cell and an integrated memory using such a cell | |
| JPH09270196A (ja) | 電源切り替え回路 | |
| US7679952B2 (en) | Electronic circuit with a memory matrix | |
| JPS62297899A (ja) | アクテイブマトリクス基板 | |
| JPS62297891A (ja) | アクテイブマトリクス基板 | |
| JPS62297884A (ja) | アクテイブマトリクス基板 | |
| JPS62297889A (ja) | アクテイブマトリクス基板 | |
| JPS62297886A (ja) | アクテイブマトリクス基板 | |
| JPS62297883A (ja) | アクテイブマトリクス基板 | |
| FR2402919A1 (fr) | Dispositif de commande d'inscription/lecture pour une memoire a semiconducteurs bipolaire | |
| JPH0793017B2 (ja) | 不揮発性半導体メモリ | |
| JPS62297890A (ja) | アクテイブマトリクス基板 | |
| JPS62299065A (ja) | アクテイブマトリクス基板 | |
| JPS62299357A (ja) | アクテイブマトリクス基板 | |
| JPS62297888A (ja) | アクテイブマトリクス基板 | |
| JPS62297885A (ja) | アクテイブマトリクス基板 | |
| JPS62297887A (ja) | アクテイブマトリクス基板 |