JPS62290957A - Message selection and storage system - Google Patents

Abstract

PURPOSE:To reduce the storage area of each processor as well as the processing load by using the receiver processor address contained in a message set on a bus and the message type to read a message designation memory means and storing only those messages registered to said designation memory means into a message memory means. CONSTITUTION:The message selection/storage devices 110 and 310 are connected to a system bus. The messages designated by the address of message designating signal (e) or (g) is written to the devices 110 and 310 by a personal computer 400 and a microcomputer 320 in response to the write signal (c'). At the same time, the latest write end address (l) is reported to both computers 400 and 320. For the written messages, the contents designated by the read address signal (m) are read out to both computers 400 and 320 in the form of the memory output signal (r) when the read signals (o) are supplied from both computers.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明はマルチ・マイクロプロセッサ・システム内のデ
ータ通信において、伝送されているメツセージの中から
プロセッサによる設定に従って特定の釉類のメツセージ
のみを記憶するメツセージ選択記憶方式に関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention provides data communication within a multi-microprocessor system, in which a specific This invention relates to a message selective storage method for storing only glazed messages.

〔従来の技術〕[Conventional technology]

従来、マルチｅマイクロプロセッサ・システム内のデー
タ通信において、伝送されるメツセージは少々くとも１
つ以上のプロセッサで受信処理される目的を持っており
、各プロセッサは、デバッグ時等における確認のために
１　ソフトウェアにょる独自の判断で必要なメツセージ
の送受信内容を記憶領域の一部に記録しておくようにし
ている。Traditionally, in data communication within a multi-e microprocessor system, the number of messages transmitted is at least one.
The purpose of the message is to be received and processed by two or more processors, and each processor records the necessary message transmission and reception contents in a part of its storage area at the discretion of one software for confirmation during debugging, etc. I try to keep it there.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述の従来方式では、各マイクロ・プロセッサは各自の
記憶製置の軸域の一部をメツセージの送受信記録用に割
り当てているため、主目的の記憶領域と重複しないよう
に記憶領域のアドレスを制御する必要がある。また、メ
ツセージの選択は各プロセッサのソフトウェアが判断し
ているため、この判断を行うこと自体余分な処理であシ
１判断の種類を多くすることは各プロセッサの処理能力
の低下を招き、判断の数を変更するにはソフトウェアの
変更を伴うため容易ではない。さらに、メツセージの送
受信記録は各プロセッサが行っているため、途中の伝送
路でメツセージが送受信されている状況を実時間で観、
測することは困難であるといった問題涜があった。In the conventional method described above, each microprocessor allocates a part of its memory area for recording message transmission and reception, so the address of the storage area is controlled so that it does not overlap with the main purpose storage area. There is a need to. In addition, since the message selection is determined by the software of each processor, making this determination itself is an extra process.1 Increasing the number of types of determinations will reduce the processing capacity of each processor, and Changing the number involves changing the software, which is not easy. Furthermore, since each processor records the sending and receiving of messages, it is possible to monitor in real time how messages are being sent and received on the transmission path.
There were concerns that it was difficult to measure.

本発明の目的は、上記問題点を解決するために、メツセ
ージの送受信を記録すること自体を装置として独立させ
、各プロセッサの記憶領域ならびに処理の負担を軽減し
、さらに、伝送路上でのメツセージの送受信状況を実時
間で観仰１することができ、そのメツセージの柚類も外
部から自由に変更できることにある。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, an object of the present invention is to make the recording of message transmission and reception an independent device, reduce the storage area and processing load of each processor, and furthermore, record the transmission and reception of messages on a transmission path. The sending and receiving status can be observed in real time, and the text of the message can be changed freely from the outside.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の方式は、プロセッサ間でバスを介して授受され
るメツセージの選択記憶方式において。The method of the present invention is a selective storage method for messages exchanged between processors via a bus.

任意のプロセッサまたは外部プロセッサ対応に、バスに
接続されかつ メツセージのみを記憶するためのメツセージ記憶手段と
。Message storage means for storing only messages and connected to a bus for any processor or external processor.

メツセージの送出先プロセッサアドレスとメツセージ種
別とがプロセッサまたは外部プロセッサによって予め指
定され記憶すべきメツセージが登録されるメツセージ指
定記憶手段と、 バス上のメツセージに含まれる送出先プロセッサアドレ
スの変化と構成ワード数に基き各メツセージを識別する
メツセージ識別手段 とを有し、バス上のメツセージに含まれる送出先プロセ
ッサアドレスとメツセージ種別とでメツセージ指定記憶
手段を読み出しメツセージ指定記憶手段に登録されてい
るメツセージのみをメツセージ記憶手段に記憶するよう
にしたメツセージ選択記憶装置を設けたことを特徴とす
る。A message specification storage means in which a message destination processor address and a message type are specified in advance by a processor or an external processor and a message to be stored is registered; Changes in the destination processor address and the number of constituent words included in messages on the bus; Message identification means for identifying each message based on the message, reads out the message specification storage means based on the destination processor address and message type included in the message on the bus, and selects only the messages registered in the message specification storage means. The present invention is characterized in that a message selection storage device is provided to store the message in a storage means.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して詳細に説
明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.

第１図は本発明の一実施例、また第２図は本実施例のシ
ステム環境をそれぞれ示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing the system environment of this embodiment.

先ず、第２図を参照すると、本システム環境は３つの装
置１００，２００および３００がアドレス・バス信号ａ
１データ・バス信号すおよびコントロール・バス信号Ｃ
を授受しているマルチプロセッサシステムであることが
わかる。First, referring to FIG. 2, the present system environment includes three devices 100, 200 and 300 connected to address bus signal a.
1 data bus signal and control bus signal C
It can be seen that this is a multiprocessor system that sends and receives data.

装置２００はマイクロプロセッサであり、装置１００ま
たは３００にメツセージを送信し、また装置３００から
メツセージを受信することができる。Device 200 is a microprocessor and is capable of sending messages to and receiving messages from device 100 or 300.

装置３００はマイクロプロセッサ３２０とメソセージ選
択記憶装置３１０から成り、装置１００または２００に
メツセージを送信し、また装置２００からメツセージを
受信することができる。装置３００はメツセージ選択記
憶装置３１０を設けたことにより、アドレス・バスａ１
データ・バスｂおよびコントロール・バスＣの保守監視
をしたり、モニタ結果を装置１００や２００へ送信して
システム全体の保守能力を向上させるようにしている。Device 300 comprises a microprocessor 320 and a message selection storage 310 and is capable of sending messages to and receiving messages from device 100 or 200. By providing the message selection storage device 310, the device 300 has access to the address bus a1.
The data bus b and control bus C are maintained and monitored, and the monitoring results are sent to the devices 100 and 200 to improve the maintenance ability of the entire system.

また、装置１００は上記システム・バスのモニタ専用装
置であり、メツセージ選択記憶装置１１０とインタフェ
イス回路１２０とから成り、インタフェイス回路１２０
を介してメツセージ選択記憶装置１１（Ｌ！：、外Ｗの
パーソナルコンピータ４００とを接続することによりシ
ステム・バスの保守運用上のマン・マシン・インタフェ
イスを向上させる目的を有する。The device 100 is a dedicated device for monitoring the system bus, and is composed of a message selection storage device 110 and an interface circuit 120.
The purpose is to improve the man-machine interface for maintenance and operation of the system bus by connecting the message selection storage device 11 (L!) to the personal computer 400 outside W via the message selection storage device 11 (L!).

メツセージ選択記憶装置１１０，３１０はシステム・バ
スに接続されており、それぞれパーソナルコンピュータ
４００、マイクロコンビ、−夕３２０によってアドレス
指定信号ｅ″！またけメツセージ種別指定信号ｇによっ
て指定されたメソセージが、ライト信号Ｃ′　に応答し
て書き込まれると共にその最新書込み終了アドレスｌが
パーソナルコンピュータ４００、マイクロコンビーータ
３２０に報告される。The message selection storage devices 110 and 310 are connected to the system bus, and the message designated by the address designation signal e''!strapping message type designation signal g is written by the personal computer 400, microcombi, and bus 320, respectively. The data is written in response to the signal C', and the latest write end address l is reported to the personal computer 400 and the microcomputer 320.

また、上記のようＫして書き込まれたメツセージは、パ
ーソナルコンピュータ４００、マイクロコンピュータ３
２０からリード信号０が入力すると、読出しアドレス信
号ｍで指定される内容がメモリ出力信号ｒとしてパーソ
ナルコンピュータ４００、マイクロコンビーータ３２０
に読み出される。In addition, the message written with K as described above is sent to the personal computer 400 and the microcomputer 3.
When a read signal 0 is input from 20, the contents specified by the read address signal m are sent to the personal computer 400 and the microcomputer 320 as the memory output signal r.
is read out.

次に第１図を参照すると本実施例は、４つのラッチ回路
１．２．６および１４と、アドレス不一致検出回路３と
、アドレス指定用メモリ回路４と、３つの選択回路５，
１０および１５と、遅延回路７と、４つのカウンタ回路
８，１１．１２　　および１３と、メツセージ種別指定
用メモリ回路９と、制御回路１６と、メツセージ記憶用
メモリ回路１７と、オフ回路１８と、３つのアンド回路
１９．２０および２１とから構成されていることがわか
る。Next, referring to FIG. 1, this embodiment includes four latch circuits 1, 2, 6 and 14, an address mismatch detection circuit 3, an address designating memory circuit 4, three selection circuits 5,
10 and 15, a delay circuit 7, four counter circuits 8, 11, 12 and 13, a message type designation memory circuit 9, a control circuit 16, a message storage memory circuit 17, an off circuit 18, It can be seen that it is composed of three AND circuits 19, 20 and 21.

メツセージ選択記憶装置１１０と３１０は同一構成であ
るが、それぞれパーソナルコンピータ４００とマイクロ
コンピュータ３２０で制御されるため。Although message selection storage devices 110 and 310 have the same configuration, they are controlled by personal computer 400 and microcomputer 320, respectively.

対外的な記述については、以下、マイクロコンピュータ
３２０で代表させることにする。The external description will be represented by the microcomputer 320 below.

第１図においてアドレス・バス信号ａはラッチ回路１に
よってライト信号Ｃが変化する度にラッチされる。ラッ
チ回路１によってラッチされたアドレス・バス信号は、
ラッチ回路２によってラッチされているアドレス・バス
信号とアドレス比較回路３によって比較され、不一致が
発見された時にはアドレス変化検出信号ｄが現れ、その
時はラッチ回路２に新しいアドレス・バス信号がラッチ
される。In FIG. 1, address bus signal a is latched by latch circuit 1 every time write signal C changes. The address bus signal latched by latch circuit 1 is
The address bus signal latched by the latch circuit 2 is compared with the address comparator circuit 3, and when a mismatch is found, an address change detection signal d appears, and at that time, a new address bus signal is latched in the latch circuit 2. .

アドレス指定用メモリ回路４は各ビットがメツセージの
送出先アドレスと１対１に対応するテーブルになってお
り、記憶すべき送出先アドレスの位置のビットには、マ
イクロコンピュータ３２０カらのアドレス指定信号ｅに
よって、′１”がたてられる形で記憶指示情報として書
き込まれている。The addressing memory circuit 4 is a table in which each bit corresponds one-to-one with the destination address of the message, and the bit at the destination address to be stored receives the addressing signal from the microcomputer 320. e is written as storage instruction information in the form of '1'.

ラッチ回路２には最新のメツセージの送出先アドレスが
ラッチされており、この出力の上位ビットでアドレス指
定メモリ回路４がインデックスされ、下位ビットで選択
回路５よシ１ビットが選択され、現在のメツセージが送
出先アドレスをもとに記憶すべきかどうか判定される。The destination address of the latest message is latched in the latch circuit 2, and the upper bits of this output index the addressing memory circuit 4, and the lower bits select one bit from the selection circuit 5. It is determined whether or not to be stored based on the destination address.

データ・バス信号すはラッチ回路６によってライト信号
Ｃ′　が変化する度にラッチされる。ライト信号ｆはラ
ッチ回路６の出力を遅延させて利用するために遅延回路
７によってライト信号Ｃ′　が遅延させられたものであ
る。The data bus signal is latched by the latch circuit 6 every time the write signal C' changes. The write signal f is the write signal C' delayed by the delay circuit 7 in order to use the delayed output of the latch circuit 6.

メツセージ中には、固有情報としてメツセージの種別を
１ワード構成にして付加されている。メツセージ種別指
定用メモリ回路９は、各ビットがこのメツセージの種別
と１対１に対応するテーブルになっており、記憶すべき
メツセージの種別の位置のビットには、マイクロコンビ
ーータ３２０からのメツセージ種別指定信号ｇによって
′１”がたてられる形で記憶指示情報として省き込まれ
ている。The message type is added to the message as unique information in the form of one word. The message type designation memory circuit 9 is a table in which each bit corresponds one-to-one with the message type, and the bit at the position of the message type to be stored is filled with the message from the microconbeater 320. It is omitted as storage instruction information in the form of '1' set by the type designation signal g.

メツセージ種別情報が入っているワードはメツセージの
先頭から一定の固定されたワード数の位置にあるものと
すると、カウンタ回路８は初期化信号りによって初期化
されライト信号ｆの変化をカウントし、メツセージ種別
情報を示すワードがラッチ回路６から出力されるタイミ
ングをメツセージ種別指定用メモリ回路９に指示する。Assuming that the word containing the message type information is located at a fixed number of words from the beginning of the message, the counter circuit 8 is initialized by the initialization signal and counts changes in the write signal f. The timing at which the word indicating the type information is output from the latch circuit 6 is instructed to the message type designating memory circuit 9.

このとき、メツセージ種別指定用メモリ回路９はラッチ
回路６の出力をラッチするとともに、この上位ビットで
メモリ回路をインデックスし、下位ビットで選択回路１
０によう１ビツトを選択し、現在のメツセージがメツセ
ージ種別を基に記憶すべきかどうか判定される。At this time, the message type designation memory circuit 9 latches the output of the latch circuit 6, uses the upper bits to index the memory circuit, and uses the lower bits to index the memory circuit 1.
One bit is selected such as 0 and it is determined whether the current message should be stored based on the message type.

メツセージ中には、また、メツセージの構成ワード数を
示す情報、すなわち、メツセージが終了するまでの後続
ワード数が１ワード構成で書かれており、メツ七−ジの
先頭から一定の固定されたワード数の位置にあるものと
する。カウンタ回路１１は初期化信号りによって初期化
され、ライト信号ｆの変化をカウントしてラッチ回路６
にメツセージの後続ワード数を示すワードが出力されて
いるタイミングをカウンタ回路１２に指示する。The message also contains information indicating the number of words that make up the message, that is, the number of subsequent words until the end of the message. It shall be in the number position. The counter circuit 11 is initialized by the initialization signal, counts changes in the write signal f, and counts the changes in the write signal f to the latch circuit 6.
Instructs the counter circuit 12 when a word indicating the number of subsequent words of the message is being output.

カウンタ回路１２はこの後続ワード数の値をロードして
、ライト信号ｆの変化をカウントし、メツセージが終了
するタイミングを出力する。メツセージ終了検出信号ｉ
はアドレス変化検出信号ｄと論理和がとられ初期化信号
りが作られ、次のメツセージの受信準備がなされる。The counter circuit 12 loads the value of the number of subsequent words, counts the change in the write signal f, and outputs the timing at which the message ends. Message end detection signal i
is logically summed with the address change detection signal d to generate an initialization signal, and preparations are made to receive the next message.

メツセージ記憶判定信号ｊはメツセージ送出先アドレス
の指定とメツセージ種別の指定の論理積で判定出力され
るようになっている。カウンタ回路１３は、メツセージ
記憶判定信号ｊが偽の出力、すなわちメツセージは記憶
する必要がないと判定されたときに、メツセージ終了検
出信号ｉによってラッチ回路１４の出力がロードされ、
ライト信号Ｃ′　の変化をカウント・アップし、メツセ
ージ記憶用メモリ回路１７への書き込みアドレス信号ｋ
を生成している。ラッチ回路１４には、メツセージ記憶
判定信号ｊが真の出力、すなわちメツセージを記憶する
必要があると判定された時に、メツセージ終了検出信号
ｉによって書込みアドレス信号ｋがラッチされる。ラッ
チ回路１４の出力は最新書込み終了アドレス信号１とし
てマイクロプロセッサ３２０に出力され、また、メツセ
ージが記憶すべきでないと判定された時にはこのアドレ
スがカウンタ回路１３にロードされる。このようにして
メツセージ記憶用メモリ回路１７の書込みアドレス信号
には制御される。The message storage determination signal j is determined and output based on the logical product of the message destination address designation and the message type designation. The counter circuit 13 is loaded with the output of the latch circuit 14 by the message end detection signal i when the message storage determination signal j is a false output, that is, it is determined that the message does not need to be stored.
The change in the write signal C' is counted up and the write address signal k is sent to the message storage memory circuit 17.
is being generated. The write address signal k is latched into the latch circuit 14 by the message end detection signal i when the message storage determination signal j is a true output, that is, when it is determined that the message needs to be stored. The output of the latch circuit 14 is outputted to the microprocessor 320 as the latest write end address signal 1, and this address is loaded into the counter circuit 13 when it is determined that the message should not be stored. In this manner, the write address signal of the message storage memory circuit 17 is controlled.

メツセージ記憶用メモリ回路１７は書込み、読出しも自
由であるが、本実施例では書込み優先とし、制御回路１
６にてメツセージ・データ信号ｎをメモリに書き込むた
めのライト信号ｆをマイクロプロセッサ３２０からのリ
ード信４号０よりも優先させてメモリ・ライト信号ｐと
メモリ・リード信号ｑを生成している。また選択回路１
５は、書込みアドレス信号にと読出しアドレス信号ｍの
２つのうち制御回路１６からメモリ・ライト信号が出る
直前に書込みアドレス信号ｋが選択されるように制御さ
れる。The message storage memory circuit 17 can be freely written and read, but in this embodiment, writing is given priority, and the control circuit 1
At step 6, the write signal f for writing the message data signal n into the memory is given priority over the read signal 4 from the microprocessor 320 to generate the memory write signal p and the memory read signal q. Also, selection circuit 1
5 is controlled so that the write address signal k is selected from among the write address signal and the read address signal m immediately before the memory write signal is output from the control circuit 16.

メツセージ記憶用メモリ回路１７には、このようにライ
ト信号が優先されて、受信されたメツセージの内容を全
て記憶し、メツセージの終了時点で受信したメツセージ
が記憶すべきであったかどうかの判定が行なわれ、結果
的に必要なメツセージだけが記憶されることになる。In this way, the message storage memory circuit 17 gives priority to the write signal, stores all the contents of the received message, and determines whether the received message should have been stored at the end of the message. As a result, only the necessary messages will be stored.

尚、カウンタ回路１３の出力するアドレス範囲とメツセ
ージ記憶用メモリ回路１７のとシ得るアドレス範囲は全
く同一とする。It is assumed that the address range output by the counter circuit 13 and the address range obtained by the message storage memory circuit 17 are exactly the same.

また、メツセージ記憶用メモリ回路１７の内容は、マイ
クロコンピュータ３２０からのリード信号０によって制
御回路１６の制御のもとにメモリ出力信号ｒとして読み
出される。マイクロコンピータ３２０からは最新書込み
終了アドレス信号ｌを監視することによってメツセージ
記憶用メモリ回路１７からまだ読み出していないメツセ
ージの量が判定できるようになっている。Further, the contents of the message storage memory circuit 17 are read out as a memory output signal r under the control of the control circuit 16 in response to a read signal 0 from the microcomputer 320. By monitoring the latest write end address signal l from the microcomputer 320, it is possible to determine the amount of messages that have not yet been read from the message storage memory circuit 17.

第３図は本実施例のタイムチャートを示し、データｉ、
ｎ、ｍ、ｒｖおよびＶから成る５ワードの前半のメツセ
ージは記憶すべきもの、またデータＩ’、ｎ’および■
′から成る３ワードの後半のメツセージは記憶すべきで
ないものを表わしている。FIG. 3 shows a time chart of this embodiment, in which data i,
The first half of the 5-word message consisting of n, m, rv and V is the one to be memorized, and the data I', n' and ■
The second half of the three-word message consisting of ' represents something that should not be memorized.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したとおり、本発明によれば、１つ以上
のマイクロ・プロセッサを用いたデータ通信において、
従来、各プロセッサのソフトウェアで実現していた機能
を専用のハードウェアで°行うようにすることによって
、各プロセッサの処理負担を軽減するとともに各プロセ
ッサ間で伝送されているメツセージを種類を限定して記
憶し、かつその指定方法も自由に変えることができると
いう効果がある。また、外部にインターフェイス回路を
介してパーソナル・コンピュータを接続すれば、データ
通信の内容を自由自在に処理し、表示することが可能に
なる。As described in detail above, according to the present invention, in data communication using one or more microprocessors,
By using dedicated hardware to perform functions that were previously achieved by each processor's software, it is possible to reduce the processing load on each processor and limit the types of messages transmitted between each processor. It has the advantage of being able to memorize and change the designation method freely. Furthermore, by connecting a personal computer to the outside via an interface circuit, it becomes possible to freely process and display the contents of data communication.

さらに、本発明はＬＳＩ　　化も可能であるため、小形
化に適しており、専用のハードウェア装置として組み立
てることも、各マイクロプロセッサ側に搭載することも
可能である。Furthermore, since the present invention can be implemented as an LSI, it is suitable for miniaturization, and can be assembled as a dedicated hardware device or installed on each microprocessor side.

【図面の簡単な説明】 第１図と第３図は本発明の一実施例のブロック図とタイ
ムチャートを示し、第２図は本実施例のシステム環境図
を示す。 １．２，６．１４・・・・・・ラッチ回路、３・・・・
・・アドレス不一致検出回路、４・・・・・・アドレス
指定用メモリ回路、５，１０．１５・・・・・・選択回
路、７・・・・・・遅延回路、８，１１．１２．１３・
・・・・・カウンタ回路、９・・・・・・メツセージ種
別指定用メモリ回路、１６・・・・・・制御回路、１７
・・・・・・メツセージ記憶用メモリ回路、１８・・・
・・・オア回路、１９，２０．２１・・・・・・アンド
回路、１００，２００，３００・・・・・・装置、１１
０，３１０、・・・・・メツセージ選択記憶装置、１２
０・・・・・・インタフェイス回路、３２０・・・・・
・マイクロプロセッサ、４００・・・・・・パーソナル
コンピュータ。 −ｌ ＼じ／ フニ１Ｑ　　フ＋２だ−一さBRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 and 3 show a block diagram and a time chart of an embodiment of the present invention, and FIG. 2 shows a system environment diagram of this embodiment. 1.2, 6.14...Latch circuit, 3...
. . . Address mismatch detection circuit, 4 . . . Memory circuit for address specification, 5, 10.15 . . . Selection circuit, 7 . 13.
...Counter circuit, 9...Memory circuit for specifying message type, 16...Control circuit, 17
...Memory circuit for storing messages, 18...
...OR circuit, 19,20.21...AND circuit, 100,200,300...device, 11
0,310,...Message selection storage device, 12
0...Interface circuit, 320...
-Microprocessor, 400...Personal computer. -l \ji/ Funi 1Q Fu+2 da -ichisa

Claims (1)

【特許請求の範囲】 プロセッサ間でバスを介して授受されるメッセージの選
択記憶方式において、 任意の前記プロセッサまたは外部プロセッサ対応に、前
記バスに接続されかつ 前記メッセージのみを記憶するためのメッセージ記憶手
段と、 前記メッセージの送出先プロセッサアドレスとメッセー
ジ種別とが前記プロセッサまたは外部プロセッサによっ
て予め指定され前記記憶すべきメッセージが登録される
メッセージ指定記憶手段と、前記バス上のメッセージに
含まれる送出先プロセッサアドレスの変化と構成ワード
数に基き各メッセージを識別するメッセージ識別手段 とを有し、前記バス上のメッセージに含まれる送出先プ
ロセッサアドレスとメッセージ種別とで前記メッセージ
指定記憶手段を読み出し前記登録されているメッセージ
のみを前記メッセージ記憶手段に記憶するようにしたメ
ッセージ選択記憶装置を設けたことを特徴とするメッセ
ージ選択記憶方式。[Scope of Claims] In a selective storage method for messages exchanged between processors via a bus, message storage means is connected to the bus and stores only the messages, corresponding to any of the processors or external processors. a message specification storage means in which a destination processor address and a message type of the message are specified in advance by the processor or an external processor and the message to be stored is registered; and a destination processor address included in the message on the bus. and message identification means for identifying each message based on the change in the number of words and the number of constituent words, and reads out the message designation storage means based on the destination processor address and message type included in the message on the bus, and reads out the registered message. 1. A message selective storage system comprising a message selective storage device that stores only messages in said message storage means.