JPS59195728A - Data processing device - Google Patents

Abstract

PURPOSE:To realize the lock state where the other units are operated without unlocking, by indicating the execution of a series of operations between information processing units on a common bus with a lock signal and permitting operations, which are not indicated, of the other units. CONSTITUTION:When the use right of a bus is given to a data processing unit 100 which tries to perform a series of operations, which are divided to several bus cycles, to another unit, the data processing unit 100 receives a signal 11 on a bus 10 through a receiver element 50. The data processing unit 100 supplies a clock signal 202 to an FF30 to teke in this signal and discriminates an output 31 of the FF30 in a control circuit 200. If the signal 11 does not exist on the bus, the circuit 200 sets an FF20 with a set signal 203 and uses a driver 40 to output the signal 11 onto the common bus 10. When the existence of the signal 11 is discriminated in the circuit 200, the circuit 200 does not output the signal 203 and abandons the execution of predetermined continuous operations. Thus, the circuit which detects the lock signal and generates it is provided in the unit side which performs continuous operations, thereby avoiding troubles due to competition of continuous operations.

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、複数のデータ処理ユニットを結合する情報処
理装置におけるバス上の信号のロック動作の方式に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field to which the Invention Pertains] The present invention relates to a system for locking signals on a bus in an information processing apparatus that couples a plurality of data processing units.

〔従来技術の説明〕[Description of prior art]

従来この種のロック動作の方式は、バスからのロック信
号を伴う情報転送において、ロック動作を受は取る側の
ユニットにそれを記憶するフラグを設け、最初のロック
信号を伴うバスからのアクセスに応じてロックフラグを
セットし、以後の一連の動作情報を受は取り、最後のア
クセスとともにロックフラグをリセットする信号を送り
、ロック動作を終了させる。また、ロックフラグがセッ
トされているユニットに対する他のロック信号を伴うア
クセスに対しては、そのユニットよりロックビジーの応
答が返るように構成される。Conventionally, this type of lock operation method is such that when information is transferred with a lock signal from the bus, a flag is set in the unit receiving and receiving the lock operation to store it. It sets a lock flag accordingly, receives a series of subsequent operation information, and sends a signal to reset the lock flag together with the last access, thereby ending the lock operation. Further, in response to an access accompanied by another lock signal to a unit whose lock flag is set, the unit is configured to return a lock busy response.

以上のことかられかるように、従来はロックされている
かどうかは、実際にアクセスして見るまで分からなかっ
た。そこでロック動作を行おうとしてロックビジーの応
答を待つユニットは、ロック信号を伴うアクセスを繰り
返すことになり、ロックフラグの解除を待たなければな
らなかった。As you can see from the above, in the past, you could not tell whether a site was locked or not until you actually accessed it. Therefore, a unit that attempts to perform a lock operation and waits for a lock busy response ends up repeating access accompanied by a lock signal, and has to wait for the lock flag to be released.

第１図は複数のデータ処理ユニット１００．１０１と、
入出力制御ユニット１１０．１１１と、主記憶１２０と
を共通バス１０に結合した従来の基本的な情報処理装置
であり、これによりさらに詳しく述べる。FIG. 1 shows a plurality of data processing units 100, 101,
This is a conventional basic information processing device in which input/output control units 110 and 111 and a main memory 120 are coupled to a common bus 10, and will be described in more detail.

まず情報転送中にデータ処理ユニット１００が主記憶１
２０に対して一語を読み出して、その内容を変更して、
先に読み出したのと同一の場所（番地）に格納する動作
をとりあげる。この動作の間にデータ処理ユニソｌ−１
０１が上に述べたのと同様の動作を行おうとすると、デ
ータ処理ユニット１００が読み出したデータをデータ処
理ユニット１０１が読み出し、データ処理ユニット１０
０が前に書き込んだデータの上にさらにデータ処理ユニ
ッ１〜１０１がデータを書き込むことになるので１、前
記データ処理ユニット１００が書き込んだデータが失わ
れる不都合が生しる。First, during information transfer, the data processing unit 100
Read out one word for 20, change the content,
Let's take up the operation of storing data in the same location (address) where it was previously read. During this operation, data processing Unisol l-1
When 01 attempts to perform the same operation as described above, the data processing unit 101 reads the data read by the data processing unit 100, and the data processing unit 10
Since the data processing units 1 to 101 write data on top of the data previously written by the data processing unit 1, the inconvenience arises that the data written by the data processing unit 100 is lost.

これを避けるために従来のロック構成が考え出された。Traditional locking arrangements were devised to avoid this.

これはデータ処理ユニット１００が上述の動作を行う間
に、データ処理ユニット１０１による同様な処理を禁止
するように働くようにすることであり、従来はこのよう
な機構は、***作ユニット（前述の例では主記憶）に存
在し、前述の動作を行っていることを記憶するフラグと
、フラグが「１」のときに他のユニットからの前述の動
作の要求に対して「拒否」の応答を発生する回路とで実
現されていた。This is to prevent similar processing by the data processing unit 101 while the data processing unit 100 performs the above-mentioned operation. Conventionally, such a mechanism has been used to prevent the operated unit (the above-mentioned In the example, there is a flag that exists in the main memory) and stores that the above operation is being performed, and a flag that stores a “rejection” response to a request for the above operation from another unit when the flag is “1”. It was realized with a circuit that generates

〔発明の目的〕[Purpose of the invention]

本発明は１、上記の問題点を解決するものであり、バス
上にロック信号を表示することにより、いたずらにバス
サイクルを繰り返すことなく、ロック動作を確実に行え
るデータ処理装置を提供することを目的とする。The present invention solves the above-mentioned problems.It is an object of the present invention to provide a data processing device that can reliably perform a lock operation without unnecessarily repeating bus cycles by displaying a lock signal on the bus. purpose.

〔発明の要点〕[Key points of the invention]

本発明の情報処理装置は、共通バスと前記共通バスに接
続された複数の情報処理ユニットからなり、前記ユニッ
トの１つが他のユニットに対していくつかのバスサイク
ルに分割された一連の動作を行ってすることをバス上に
表示する手段と前記動作の終了までこれを保持する手段
とを備え、 前記一連の動作を行っている間に他のユニットによる前
記表示を伴わないバスサイクルの動作が可能なように構
成されたことを特徴とする。The information processing device of the present invention includes a common bus and a plurality of information processing units connected to the common bus, and one of the units executes a series of operations divided into several bus cycles with respect to other units. means for displaying on the bus what to do and means for holding this until the end of the operation, and while the series of operations is being performed, the operation of the bus cycle that does not involve the display by another unit is It is characterized by being configured so that it is possible.

〔実施例による説明〕[Explanation based on examples]

次に、本発明の実施例装置について添付図面を参照して
詳細に説明する。Next, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

第２図は本発明の実施例のデータ処理ユニットのブロッ
ク構成図である。第２図において、図面符号１０は、前
記共通バスであり、４０および５０はそれぞれハス１０
とデータ処理ユニット１００とを接続するドライバとレ
シーバ素子である。２０は１０ツク動作中」を表示し、
制御回路２００に結合する双安定回路であり、３０はバ
ス上にロック表示があるか否かを一時記憶しておく双安
定回路である。制御回路２００は双安定回路３０の入出
力側に結合されである。前記の連続動作を行おうとする
データ処理ユニソｌ−１００は、バスの使用権を割合て
られたらバス１０上の信号１１をレシーバ素子５０を介
して受信し、双安定回路３０にクロック信号２０２を供
給して取り込み、双安定回路３０の出力３１を制御回路
２００で判定する。信号１１がバス上に存在しないとき
に制御回路２００はセット信号２０３で双安定回路２０
をセットし、ドライバ４０を用いて共通バス１０上信号
１１として出力する。また、制御回路２００で判定し、
信号１１が存在しているときにはセット信号２０３を出
力せずに予定した連続動作の実行を取りやめる。FIG. 2 is a block diagram of a data processing unit according to an embodiment of the present invention. In FIG. 2, the reference numeral 10 is the common bus, and 40 and 50 are the lotus 10, respectively.
A driver and a receiver element connect the data processing unit 100 and the data processing unit 100. "20 is 10 units in operation" is displayed,
It is a bistable circuit coupled to the control circuit 200, and 30 is a bistable circuit that temporarily stores whether or not there is a lock indication on the bus. The control circuit 200 is coupled to the input and output sides of the bistable circuit 30. When the data processing unit 100 which attempts to perform the above-mentioned continuous operation receives the right to use the bus, it receives the signal 11 on the bus 10 via the receiver element 50, and sends the clock signal 202 to the bistable circuit 30. The output 31 of the bistable circuit 30 is determined by the control circuit 200. When the signal 11 is not present on the bus, the control circuit 200 activates the bistable circuit 20 with the set signal 203.
is set and output as the signal 11 on the common bus 10 using the driver 40. Further, the control circuit 200 determines,
When the signal 11 is present, the set signal 203 is not outputted and execution of the scheduled continuous operation is canceled.

次にこの動作のタイミングの一例を第３図を用いて説明
する。図中のＤＶＬＤはバス上の情報転送のタイミング
を表わし、ＬＯＣＫは前記のバス１０上の信号１１を表
わす。図中（１）〜（ｆｌ）で表示したバスサイクルが
連続動作を表わし、破線で示したＡ１、Ａ２が他のユニ
ットによるバスサイクルを表わしている。ここで連続動
作を行おうとしているユニットはタイミングＴ１でＬＯ
ＣＫ信号の有無を判定し、（１）のバスサイクル中のタ
イミングＴ２でロック信号をセントする。以後連続動作
（１）〜（ｎ）を行い最後のバスサイクル（ｎ）の出力
とともにロック信号をリセットする。以上述べた動作を
行うことにより連続動作を行っている間の他のユニット
による同じような連続動作との競合が避けられる。Next, an example of the timing of this operation will be explained using FIG. 3. DVLD in the figure represents the timing of information transfer on the bus, and LOCK represents the signal 11 on the bus 10 mentioned above. In the figure, bus cycles indicated by (1) to (fl) represent continuous operations, and A1 and A2 indicated by broken lines represent bus cycles by other units. The unit that is about to perform continuous operation is LO at timing T1.
The presence or absence of the CK signal is determined, and a lock signal is sent at timing T2 during the bus cycle (1). Thereafter, continuous operations (1) to (n) are performed, and the lock signal is reset with the output of the last bus cycle (n). By performing the above-described operations, competition with similar continuous operations by other units during continuous operations can be avoided.

〔発明の効果〕〔Effect of the invention〕

本発明は以上説明したように、連続動作を行うユニット
の側にロック信号を検出する回路とロック信号を発生す
る回路を設けた構成を取ることにより連続動作の競合に
よる不都合を回避できる特徴を持つ。As explained above, the present invention has a feature that it is possible to avoid problems caused by competition between continuous operations by adopting a configuration in which a circuit for detecting a lock signal and a circuit for generating a lock signal are provided on the side of a unit that performs continuous operations. .

【図面の簡単な説明】[Brief explanation of drawings]

第１図は複数のデータ処理ユニットを含む基本的情報処
理装置のブロック構成図。 第２図は本発明の実施例データ処理ユニットのブロック
構成図。 第３図は本発明の実施例のハスサイクルのタイミング図
。 １０・・・共通バス、２０．３０・・・双安定回路、４
０・・・バスドライバ、５０・・・バスレシーバ素子、
１００．１０１・・パデータ処理ユニット、１１０．１
１１・・・入出力制御ユニット、１２０・・・主記憶、
２００・・・制御回路。FIG. 1 is a block diagram of a basic information processing device including a plurality of data processing units. FIG. 2 is a block diagram of a data processing unit according to an embodiment of the present invention. FIG. 3 is a timing diagram of a lotus cycle according to an embodiment of the present invention. 10...Common bus, 20.30...Bistable circuit, 4
0... bus driver, 50... bus receiver element,
100.101...Padata processing unit, 110.1
11... Input/output control unit, 120... Main memory,
200...control circuit.

Claims (1)

【特許請求の範囲】[Claims] （１）複数の情報処理ユニットを結合し、その中の任意
の２つのユニット間で情報の転送を行わせる共通バスを
備えたデータ処理装置において、互いに他のユニットに
対するいくつかのバスサイクルに分割された一連の動作
を行っていることを上記共通バス上に表示する手段と、 前記動作の終了までこれを保持する手段とを備え、 前記一連の動作を行っている間に他のユニットによる前
記表示を伴わないバスサイクルの動作が可能なように構
成することをを特徴とするデータ処理装置。(1) In a data processing device equipped with a common bus that connects multiple information processing units and allows information to be transferred between any two of the units, each bus cycle is divided into several bus cycles for other units. means for displaying on the common bus that a series of operations is being performed; and means for holding this until the end of the operation; A data processing device characterized in that it is configured to enable bus cycle operations that do not involve display.