JPS61125655A - Memory access controller - Google Patents
Memory access controllerInfo
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- JPS61125655A JPS61125655A JP24723384A JP24723384A JPS61125655A JP S61125655 A JPS61125655 A JP S61125655A JP 24723384 A JP24723384 A JP 24723384A JP 24723384 A JP24723384 A JP 24723384A JP S61125655 A JPS61125655 A JP S61125655A
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- Japan
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- circuit
- request
- main memory
- memory access
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- Prior art date
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- Pending
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、情報処理装置に使用されるメモリアクセス制
御装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a memory access control device used in an information processing device.
(従来の技術)
従来のメモリアクセス制御装置では、優先順位の決定さ
れている複数の周辺制御装置からの要求く対し、受付は
時に優先制御を行って受付けを行い、データをデータバ
スから受取シ、主記憶装置へ要求を送出していた。主記
憶装置からの応答が戻るまでに次の要求の受付けを行い
、順次、主記憶装置に要求を送出して応答を待つと云う
パイプライン溝底を採用して〉υ、始めのシーケンスの
応答が戻るまでに何回かの受付けを行っていた。主記憶
装置からの応答は主記憶装置へ要求を退出した順序、す
なわち、メモリアクセス制御装置の受付は時の優先制御
で決定される。従って、アクセスタイムく成る周辺制御
装置からの要求を受付けた時、すでに他の周辺制御装置
の受付は処理を行ってしまっている場合には、上記構成
では受付は時に主記憶装置への要求が決定されているた
め、メモリアクセスタイムが先行するアクセス要求分を
含む性#@になる。(Prior Art) In conventional memory access control devices, requests from multiple peripheral control devices whose priorities are determined are sometimes accepted with priority control, and the data is received from the data bus by the receiving system. , was sending a request to main memory. By adopting a pipeline mechanism in which the next request is accepted until the response is returned from the main memory, the requests are sequentially sent to the main memory, and the response is waited for. I went through several receptions before I returned. The response from the main storage device is determined by the order in which the request was sent to the main storage device, that is, the reception by the memory access control device is determined by time priority control. Therefore, when a request from a peripheral control device that requires an access time is accepted, if the other peripheral control device has already processed the request, in the above configuration, the request may be sent to the main memory. Since it has been determined, the memory access time becomes #@ including the preceding access request.
(発明が解決しようとする問題点)
斯かるシステムに高性能のアクセスタイムを要求する周
辺制御装置を接続しようとすると、メモリアクセス制御
装置および主記憶装置を最高の要求性能にみあうように
高性能化する必要があるため高価になると云う欠点があ
った。(Problem to be Solved by the Invention) When attempting to connect a peripheral control device that requires high performance access time to such a system, it is necessary to increase the memory access control device and main storage device to meet the highest required performance. The drawback is that it is expensive because it requires improved performance.
また、アクセスタイムだけを短くするため、主記憶装置
のアクセスを一括制御せずに個別に主記憶装#に要求を
送出するとバス構造は採用できず、ハードウェア量が大
きくなると云う欠点があった。In addition, in order to shorten only the access time, if requests were sent to the main memory unit individually without collectively controlling access to the main memory unit, a bus structure could not be adopted and the amount of hardware would increase. .
本発明の目的は、周辺制御装置からの要求受付けの際に
高性能表示フラッグF/Fがセット/リセットされてい
る状態を読取り、セットされている時に要求が受付は回
路から高性能アクセス用の主記憶アクセス回路へと伝達
し、先行してい九メモリアクセス要求とは別に主記憶装
置をアクセスすること釦よシ上記欠点を除去し、高速ア
クセスタイムが要求される周辺制御装置を接続した場合
にも先行している他の要求に関係なくメモリアクセスタ
イムを高速化できるよう〈構成したメモリアクセス制御
装置を提供することにある。The purpose of the present invention is to read the state in which the high-performance display flag F/F is set/reset when accepting a request from a peripheral control device, and when the request is accepted from a circuit for high-performance access when it is set. The button is transmitted to the main memory access circuit and accesses the main memory separately from the preceding memory access request.This button eliminates the above disadvantages and is useful when connecting a peripheral control device that requires high-speed access time. An object of the present invention is to provide a memory access control device configured to speed up memory access time regardless of other requests that are in advance.
c問題点を解決するための手8)
本発明によるメモリアクセス制御装置は主記憶装置、〉
よび複数の周辺制御装置に接続され、周辺制御装置から
主記憶装置へのアクセスを一括して制御するためのもの
であシ、受付は回路と、111!以上の要求保持回路と
、第1および第2の主記憶アクセス回路と、高性能表示
フラグF/Fとを具備して構成したものである。Measures for solving problem 8) The memory access control device according to the present invention is a main storage device,
and a plurality of peripheral control devices to collectively control access from the peripheral control devices to the main storage device.The reception circuit is connected to the circuit and 111! It is configured to include the above request holding circuit, first and second main memory access circuits, and a high performance display flag F/F.
受付は回路は、周辺制御装置からの要求を受付けるため
のものである。The reception circuit is for receiving requests from peripheral control devices.
要求保持回路は、受付は念要求を保持するためのもので
ある。The request holding circuit is for holding the received request.
第1および第2の主記憶アクセス回路は、主記憶装置を
直接アクセスするためのものである。The first and second main memory access circuits are for directly accessing the main memory.
高性能表示フラグF/Fは、受付けに際して高性能を表
示するためのものである。The high performance display flag F/F is for displaying high performance at the time of reception.
本発明では上記構成において、高性能表示フラグF’/
Fがセットされている時には要求が受付は回路から要求
保持回路を通って第1の主記憶アクセス回路へと伝達さ
れ、高性能表示フラグF/Fがセットされている時には
要求が受付は回路から第2の主記憶アクセス回路へと伝
達されて主記憶装置がアクセスされる。In the present invention, in the above configuration, the high performance display flag F'/
When F is set, the request is transmitted from the reception circuit to the first main memory access circuit through the request holding circuit, and when the high performance display flag F/F is set, the request is transmitted from the reception circuit to the first main memory access circuit. The signal is transmitted to the second main memory access circuit and the main memory is accessed.
(実 施 例) 次に、本発明について図面を参照して詳細に説明する。(Example) Next, the present invention will be explained in detail with reference to the drawings.
第1図は、本発明によるメモリアクセス制(財)装置t
の一実施例を示すブロック図である。FIG. 1 shows a memory access control device t according to the present invention.
FIG. 2 is a block diagram showing one embodiment of the present invention.
第1図4Cおいて、lOは主起tl’装置、11はメモ
リアクセス1制−装曖、12ハテータハス、13〜16
はそれぞれ周辺制御装置、20は受付は回路、21は要
求保持回路、22 、24はそれぞれ第1および第2の
主記憶アクセス回路、23は高性能表示フラグF/F、
25.26はそれぞれ第1および第2のANDゲート
、30は主記憶応答回路、31゜32はそれぞれ第1お
よび第2の記憶回路、33はバス応答回路である。In FIG. 1, 4C, lO is the main originating tl' device, 11 is memory access 1-limit-ambiguity, 12 hatetahas, 13-16
20 is a reception circuit, 21 is a request holding circuit, 22 and 24 are first and second main memory access circuits, respectively, 23 is a high performance display flag F/F,
25 and 26 are first and second AND gates, 30 is a main memory response circuit, 31 and 32 are first and second memory circuits, respectively, and 33 is a bus response circuit.
受付は回路20は複数の周辺制御装置13〜16からの
要求の優先制御を行い、優先された周辺制御装置にデー
タバス12の使用権を与え、アドレスや書込みデータの
要求の詳細を受取るものである。要求保持回路21は第
1の主記憶アクセス回路z2が主記憶装置10へのアク
セスが終了するまで要求を保持するためのものである。The reception circuit 20 performs priority control of requests from a plurality of peripheral control devices 13 to 16, gives the priority peripheral control device the right to use the data bus 12, and receives details of requests for addresses and write data. be. The request holding circuit 21 is for holding a request until the first main memory access circuit z2 finishes accessing the main memory device 10.
第1および第2の主記憶アクセス回路22 、24は、
それぞれ主記憶装#10に要求を送出すると同時K、ア
ドレス、書込みデータ、ならびに要求コードの詳細を出
力するための回路である。@2の主記憶アクセス回路は
、高性能が要求される場合のみに使用される回路である
。高性能表示フラグF/F23は、フラグの出力信号に
より第1および第2のANDゲー) 25.26で受付
は回路20で堂付けな要求が要求保持回路21.あるい
は第2の主記憶アクセス回路24のいずれに伝達される
かをゲートするためのものである。主記憶応答回路30
は、主記憶袋jil 10からの応答を受取ると共に、
読出しデータやステータス情報を受取るためのものであ
る。The first and second main memory access circuits 22 and 24 are
This circuit is for outputting details of K, address, write data, and request code at the same time as sending a request to main memory #10. The main memory access circuit @2 is a circuit used only when high performance is required. The high performance display flag F/F 23 connects the first and second AND gates according to the output signal of the flag. Alternatively, it is used to gate which of the second main memory access circuits 24 the signal is transmitted to. Main memory response circuit 30
receives the response from the main memory bag jil 10, and
This is for receiving read data and status information.
先入れ先出し形の第1および第2の記憶回路31゜32
は、主記憶回路lOをアクセスする時に要求の読出し/
書込みの要求内容を記憶しておき、応答が返ってぐる時
に、その内容が続出されるように構成したものである。First and second memory circuits 31, 32 of first-in, first-out type
is a read/write request when accessing the main memory circuit IO.
The content of the write request is stored and the content is continuously output when a response is returned.
バス応答回路33はデータバス12の使用中のフラグを
みて、使用中ではない場合には主記憶応答回路30から
応答を受取り、データバス12に出力して周辺制御装#
13〜17に終了を報告する回路である。The bus response circuit 33 checks the in-use flag of the data bus 12, and if it is not in use, receives a response from the main memory response circuit 30, outputs it to the data bus 12, and outputs it to the peripheral control device.
This is a circuit that reports completion to 13 to 17.
次に、本実S列の動作を説明する。Next, the operation of the real S column will be explained.
ここで、要求人を通常処理に対する要求、要求Bi高性
能なアクセスタイムを特徴とする請求とする。まず、成
る周辺制御装置から要求人が送出されていると、受付は
回路20で受付は処理が行われる。このとき、高性能表
示フラグF/F23の状態は論理“0#にセットされて
おり、要求は第2のANDゲートを介して要求保持回路
21へ伝達され、受付は回路20では次の受付は処理を
行う。次に受付けられた要求Bは高性能表示フラグF/
Fz3の状態を論理′1”にセットし、このフラグが論
理“1”になると要求Bは第1のANDゲート25を介
して第2の主記憶アクセス回路24へ伝達される。Here, the requester is a request for normal processing, and the request Bi is a request characterized by high performance access time. First, when a requester is sent from the peripheral control device, the reception is processed by the circuit 20. At this time, the state of the high performance display flag F/F 23 is set to logic "0#", the request is transmitted to the request holding circuit 21 via the second AND gate, and the reception is performed in the circuit 20, and the next reception is Processing is performed.The next accepted request B has a high performance display flag F/
When the state of Fz3 is set to logic '1' and this flag becomes logic '1', request B is transmitted to the second main memory access circuit 24 via the first AND gate 25.
第1の主記憶アクセス回路22が処理中であると、要求
人は保持回路21に保持されたままである。While the first main memory access circuit 22 is processing, the requester remains held in the holding circuit 21.
第1および第2の主記憶アクセス回路24.25は別々
に要求を主記憶装置10へ送出し、主記憶装置10で優
先順位を判断して、第2の主記憶アクセス回路24の方
を先に処理する。第1の主記憶アクセス回路22から主
記憶装置10へのアクセスが終了すると、第1の主記憶
アクセス回路22は保持回路21より要求人を取出して
主記憶装置10をアクセスする。主記憶袋1i10から
の応答には第1あるbは第2の主記憶アクセス回路22
゜24のいずれを受取ったかの情報を含み、この情報に
より主記憶応答回路30は第1および第2の記憶回路3
1 、32のいっぽうから読出し/書込みの情報を読出
す。主記憶装置10で第1の主記憶アクセス回路22を
優先するため、応答Bが応答Aよりも先に主記憶回路3
0へ伝達される。The first and second main memory access circuits 24 and 25 separately send requests to the main memory 10, and the main memory 10 determines the priority order, and the second main memory access circuit 24 is sent first. to be processed. When the access from the first main memory access circuit 22 to the main memory device 10 is completed, the first main memory access circuit 22 takes out the requester from the holding circuit 21 and accesses the main memory device 10 . In the response from the main memory bag 1i10, the first b is the second main memory access circuit 22.
This information causes the main memory response circuit 30 to respond to the first and second memory circuits 3.
Read/write information is read from one of 1 and 32. In order to give priority to the first main memory access circuit 22 in the main memory device 10, the response B is sent to the main memory circuit 3 before the response A.
0.
そこで、主記憶応答回路30は第2の記憶回路32から
データをM6出して制制し、バス応答回路33ヘデータ
を伝達する。応答Bがバス応答回路33へ伝達されると
、応答Aを主記憶回路30で受けて第1の記憶回路31
の内容を読出し、同様の処理を行う。従って、データバ
スL2へ出力すれる順序は応答Bが先で、伏いて応答人
の順になる。Therefore, the main memory response circuit 30 outputs data M6 from the second memory circuit 32 and controls it, and transmits the data to the bus response circuit 33. When the response B is transmitted to the bus response circuit 33, the response A is received by the main memory circuit 30 and sent to the first memory circuit 31.
Read the contents of and perform the same processing. Therefore, the order of output to the data bus L2 is for response B first, followed by the responder.
第2図に、第1図の実施例の動作シーケンスを示す。記
号a −eはそれぞれ要求を表わす。FIG. 2 shows the operation sequence of the embodiment shown in FIG. Symbols a - e each represent a request.
要求dが高性能を要する周辺側dftJ装置からの要求
である。Request d is a request from a peripheral dftJ device that requires high performance.
本実薙倒では、要求Cと要求dとに対するアクセスの結
果の順序が応答d1ならびく応答Cとなる。通常処理の
場合には、アクセスタイムはT1であって、高性能を表
示する高性能表示フラグF/F23を11mにセットし
た場合、アクセスタイムはT4のようになり、アクセス
タイムを短縮できる。In this implementation, the order of the access results for request C and request d is response C, which is followed by response d1. In the case of normal processing, the access time is T1, and when the high performance display flag F/F 23 indicating high performance is set to 11 m, the access time becomes T4, and the access time can be shortened.
また、本実施例のように保持回路は1段ではなく、主記
憶装置と周辺制御装置との処理性能時間に合せてn8に
拡張できる。その場合、高速処理を行うとn個だけ前の
要求から先に主記憶装置をアクセスできる。Further, the number of holding circuits is not one stage as in this embodiment, but can be expanded to n8 stages according to the processing performance time of the main storage device and peripheral control device. In this case, if high-speed processing is performed, the main memory can be accessed from the request n times earlier.
(発明の効果)
以上説明したように本発明では、高性能表示フラグF/
Fを備えてフラグが”l ”にセットされた時には、要
求が受付は回路によって受付けられ、高性能アクセス用
のvX2の主記憶アクセス回路を伝達することにより、
主記憶装置をアクセスするまでの処理時間を短縮し、高
性能なアクセスタイムが要求されるような周辺制御装置
を接げした場合のアクセスタイムを短縮することかでき
ると云う効果がある。また、バス構造を採用してメモリ
アクセス制御装Wt−構成すること釦より、・・−ドウ
ニア竜の増大を防ぐことができると云う効果がある。(Effects of the Invention) As explained above, in the present invention, the high performance display flag F/
When the flag is set to "l" with F, the request is accepted by the circuit and transmitted to the main memory access circuit of vX2 for high performance access.
This has the effect of shortening the processing time required to access the main memory, and also shortening the access time when a peripheral control device that requires high performance access time is connected. Furthermore, by adopting the bus structure and configuring the memory access control device Wt, there is an effect that an increase in the number of dunnians can be prevented.
例を示すブロック図である。FIG. 2 is a block diagram illustrating an example.
第2図は、槙1図に示したメモリアクセス制ata袈m
の動作シーケンス例を示すタイムチャートである。Figure 2 shows the memory access system shown in Figure 1.
3 is a time chart showing an example of an operation sequence.
10・・・主f!慣装置
■】・・・メモリアクセス制にIJ@t12・・・デー
タバス 13〜16・・・周辺?tllJa11装置
20・・・受付は回路 21・・・要求保持回路22
、24・・・主記憶アクセス回路23・・・高性能表
示フラグF/F
25 、26・・・ANDゲート
30・・・主記憶応答回路 31.32・・・記憶回
路33・・・バス応答回路
才1図10...Lord f! [email protected] bus 13-16...peripheral? tllJa11 device 20... Reception circuit 21... Request holding circuit 22
, 24... Main memory access circuit 23... High performance display flag F/F 25, 26... AND gate 30... Main memory response circuit 31. 32... Memory circuit 33... Bus response Circuit diagram 1
Claims (1)
周辺制御装置から前記主記憶装置へのアクセスを一括し
て制御するためのアクセス制御装置において、前記周辺
制御装置からの要求を受付けるための受付け回路と、前
記受付けた要求を保持するための1個以上の要求保持回
路と、前記主記憶装置を直接アクセスするための第1お
よび第2の主記憶アクセス回路と、前記受付けに際して
高性能を表示するための高性能表示フラグF/Fとを具
備し、前記高性能表示フラグF/Fがセットされている
時には前記要求が前記受付け回路から前記要求保持回路
を通つて前記第1の主記憶アクセス回路へと伝達され、
前記高性能表示フラグF/Fがセットされている時には
前記要求が前記受付け回路から前記第2の主記憶アクセ
ス回路へと伝達されて前記主記憶装置がアクセスされる
ように構成したことを特徴とするメモリアクセス制御装
置。In an access control device connected to a main storage device and a plurality of peripheral control devices and for collectively controlling access from the peripheral control device to the main storage device, reception for accepting a request from the peripheral control device. a circuit, one or more request holding circuits for holding said accepted requests, first and second main memory access circuits for directly accessing said main memory, and displaying high performance upon said acceptance. and a high performance display flag F/F for the first main memory access circuit. transmitted to,
The present invention is characterized in that when the high performance display flag F/F is set, the request is transmitted from the reception circuit to the second main memory access circuit and the main memory is accessed. memory access control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24723384A JPS61125655A (en) | 1984-11-22 | 1984-11-22 | Memory access controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24723384A JPS61125655A (en) | 1984-11-22 | 1984-11-22 | Memory access controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61125655A true JPS61125655A (en) | 1986-06-13 |
Family
ID=17160429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24723384A Pending JPS61125655A (en) | 1984-11-22 | 1984-11-22 | Memory access controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61125655A (en) |
-
1984
- 1984-11-22 JP JP24723384A patent/JPS61125655A/en active Pending
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