JPS61139858A - Access control system for dual port memory - Google Patents
Access control system for dual port memoryInfo
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- JPS61139858A JPS61139858A JP59262218A JP26221884A JPS61139858A JP S61139858 A JPS61139858 A JP S61139858A JP 59262218 A JP59262218 A JP 59262218A JP 26221884 A JP26221884 A JP 26221884A JP S61139858 A JPS61139858 A JP S61139858A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムの共通バスに接続される入出
力制御装置等のプロセッサ内蔵装置内に配置され、シス
テム共通バスと内部マイクロプロセッサバスとの双方か
らアクセス可能なデュアルポートメモリのアクセス制御
方式に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention is arranged in a device with a built-in processor such as an input/output control device connected to a common bus of a computer system, and is connected to a system common bus and an internal microprocessor bus. This invention relates to an access control method for a dual-port memory that can be accessed from both sides.
計算機システムにおいては、そのシステム共通バスに接
続されるマイクロプロセッサ内蔵の種々の装置間の情報
交換を効率良く行うための手段として、各装置内にシス
テム共通バスと内部のマイクロプロセッサバスとに夫々
インタフェースするデュアルポートメモリを設ける方法
がある。In computer systems, as a means of efficiently exchanging information between various devices with built-in microprocessors connected to the system common bus, each device has an interface between the system common bus and the internal microprocessor bus. There is a way to provide dual port memory.
例えば、人出力制御装置においては、中央処理装置から
のコマンドの設定や、ステータスの続出しのための制御
レジスタをデュアルボートメモリで実現している。とこ
ろで、最近、集積度が高く大容量の半導体メモリが安価
に入手することができるので、それらを使用して、少な
いハードウェー量にも拘わらず大容量のデュアルポート
メモリを構成することができる。したがって、そのデュ
アルポートメモリの記憶領域の一部を装置の制御レジス
タ領域として使用し、他の部分は内蔵マイクロプロセッ
サのためのスタック領域や作業領域あるいはデータバッ
ファ領域など種々の用途に使用するのが普通である。For example, in a human output control device, control registers for setting commands from the central processing unit and continuously outputting status are realized using dual port memory. Incidentally, recently, highly integrated and large capacity semiconductor memories have become available at low cost, so using them it is possible to construct a large capacity dual port memory despite a small amount of hardware. Therefore, it is recommended to use part of the storage area of the dual port memory as the control register area of the device, and use the other part for various purposes such as the stack area, work area, or data buffer area for the built-in microprocessor. It's normal.
以上のように使用されるデュアルポートメモリにおいて
、本来システム共通バス側からアクセスする必要がある
のは、制御レジスタ領域であり、その他の領域は、内部
マイクロプロセッサが、中央処理装置からのコマンドに
従って入出力機器を制御するための内部処理に使用され
るので、その領域に対してもシステム共通バス側からの
アクセスを可能とすると、制御装置の誤動作を引き起こ
す危険がある。In the dual-port memory used as described above, it is the control register area that originally needs to be accessed from the system common bus side, and other areas are accessed by the internal microprocessor according to commands from the central processing unit. Since this area is used for internal processing to control output devices, if this area is also accessible from the system common bus side, there is a risk of malfunction of the control device.
そのために、システム共通バス側のデュアルポートメモ
リに対するアドレス割付範囲を、デュアルポートメモリ
のうちの一部として割り当てられている制御レジスタ領
域相当部分に絞り、システム共通バス側からは制御レジ
スタ領域しかアクセスできないような回路構成が採られ
ている。To this end, the address allocation range for the dual port memory on the system common bus side is narrowed down to the portion corresponding to the control register area allocated as part of the dual port memory, and only the control register area can be accessed from the system common bus side. A circuit configuration like this is adopted.
この種の入出力制御装置におけるデュアルポートメモリ
回路としては、従来、第２図に示すように構成されてい
る。A dual port memory circuit in this type of input/output control device has conventionally been configured as shown in FIG.
すなわち、入出力制御装置１は、外部の中央処理装置に
接続されたシステム共通バス２と、内蔵されたマイクロ
プロセッサ（図示せず）に接続された内部マイクロプロ
セッサバス３とに夫々インタフェースするデュアルポー
トメモリ４を有する。That is, the input/output controller 1 has dual ports that interface to a system common bus 2 connected to an external central processing unit and an internal microprocessor bus 3 connected to an internal microprocessor (not shown). It has memory 4.
ここで、システム共通バス２、内部マイクロプロセッサ
バス３及びメモリ （アドレス）バス５のアドレスバス
の本数は、夫々１６本（ＳＡ１５〜０）、１６本（ＩＡ
１５〜０）及び１２本（ＭＡ１２〜１）であり、これら
のうち、５Ａ１５．ｌＡ１５及びＭＡ１２が最上位ビッ
ト（ＭＳＢ）である、また、デュアルポートメモリ４は
８キロバイトの容量を持つものとする。Here, the numbers of the system common bus 2, internal microprocessor bus 3, and memory (address) bus 5 are 16 (SA15 to 0) and 16 (IA
15-0) and 12 (MA12-1), among these, 5A15. It is assumed that lA15 and MA12 are the most significant bits (MSB), and that dual port memory 4 has a capacity of 8 kilobytes.
そして、入出力制御装置１の内部マイクロプロセッサバ
ス°３側からデュアルポートメモリ４をアクセスすると
、内部マイクロプロセッサバス３のアドレスｌＡ１５〜
１３がアドレス比較回路１６に取り込まれ、デュアルポ
ートメモリ４がアクセスされていることを示すメモリ選
択信号ｇが出力され、これがメモリアクセス制御回路１
７に供給される。Then, when the dual port memory 4 is accessed from the internal microprocessor bus °3 side of the input/output control device 1, the addresses lA15 to IA15 of the internal microprocessor bus 3 are accessed.
13 is taken into the address comparison circuit 16, and a memory selection signal g indicating that the dual port memory 4 is being accessed is output.
7.
このメモリアクセス制御回路１７では、メモリ選択信号
ｇと、アドレス最下位ビット（ＬＳＢ）であるＩＡＯと
を受け、メモリアクセス制御信号としての上位バイトメ
モリチップセレクト信号り下位バイトメモリチップセレ
クト信号ｉ及びメモリライトイネーブル信号ｊの生成条
件とすると共に、メモリアクセス排他制御信号ｌを出力
し、これによりデュアルポートメモリ４のアクセス要求
を行い、それに対する許可を得た後、即ちデュアルポー
トメモリアクセス権を獲得した後、アドレスバッファ制
御信号ｋを有効とし、アドレスバッファ１８のゲートを
開く。This memory access control circuit 17 receives the memory selection signal g and IAO, which is the least significant bit (LSB) of the address, and outputs an upper byte memory chip select signal as a memory access control signal, a lower byte memory chip select signal i, and a memory chip select signal i. In addition to the generation condition of the write enable signal j, the memory access exclusive control signal l is outputted, thereby requesting access to the dual port memory 4, and after obtaining permission for the request, that is, acquiring the right to access the dual port memory. After that, the address buffer control signal k is enabled and the gate of the address buffer 18 is opened.
これにより、アドレスバッファ１８は、アドレスｌＡｌ
２〜１をメモリバス５側に出力し、デュアルポートメモ
リ４を構成する各メモリチップのアドレス入力端子にア
ドレスＭＡ１２〜ｌが与えられる。As a result, the address buffer 18 has the address lAl
2 to 1 are output to the memory bus 5 side, and addresses MA12 to MA1 are applied to the address input terminals of each memory chip constituting the dual port memory 4.
デュアルポートメモリ４の容量は８キロバイトであるか
ら、アドレスｌＡｌ２〜０の１３ビツトで全領域をアド
レッシングすることができる。す −なわち、内部マ
イクロプロセッサバス３側からデュアルポートメモリ４
の全領域をアクセスできることになる。Since the capacity of the dual port memory 4 is 8 kilobytes, the entire area can be addressed with 13 bits of addresses lAl2-0. - That is, from the internal microprocessor bus 3 side to the dual port memory 4
You will be able to access the entire area.
次に、入出力制御装置１の制御レジスタ領域として２５
６バイトがシステム共通バスアドレス空間に割り付けら
れ、デュアルポートメモリ４内の２５６バイト分の領域
が制御レジスタ用に使用されるものとする。Next, as the control register area of the input/output control device 1, 25
It is assumed that 6 bytes are allocated to the system common bus address space and a 256 byte area in the dual port memory 4 is used for the control register.
システム共通バス２側からデュアルポートメモリ４内の
制御レジスタ領域をアクセスすると、２５６バイト分を
アドレッシングするアドレスＳＡ７〜０を除いた上位ア
ドレス５Ａ１５〜８をアドレス比較回路１１が受け、こ
れによりデュアルポートメモリ４がアクセスされている
ことを示すメモリ選択信号ａをメモリアクセス制御回路
１２に出力する。When the control register area in the dual port memory 4 is accessed from the system common bus 2 side, the address comparison circuit 11 receives the upper addresses 5A15 to 8 excluding addresses SA7 to 0 that address 256 bytes, and this causes the dual port memory A memory selection signal a indicating that memory 4 is being accessed is output to the memory access control circuit 12.
このメモリアクセス制御回路１２は、内部マイクロプロ
セッサバス３側のメモリアクセス制御皿回路１７と同様
に、これに供給されるメモリ選択信号ａ、アドレスＳＡ
Ｏをメモリアクセス制御信号としての上位バイトメモリ
チップセレクト信号す。This memory access control circuit 12, like the memory access control circuit 17 on the internal microprocessor bus 3 side, receives a memory selection signal a and an address SA.
0 is the upper byte memory chip select signal as the memory access control signal.
下位バイトメモリチップセレクト信号Ｃ及びメモリライ
トイネーブル信号ｄを生成する条件とし、その作用もメ
モリアクセス制御回路１７と同様である。This is the condition for generating the lower byte memory chip select signal C and the memory write enable signal d, and its operation is similar to that of the memory access control circuit 17.
また、入出力制御装置１は、アドレス設定スイッチ回路
１５を有し、このアドレス設定スイッチ回路１５は、予
めデュアルポートメモリ４の８キロバイトを２５６バイ
トバウンダリに３２のブロック領域に分割し、その何れ
の２５６バイト領域を制御レジスタ領域として使用する
かを５ビツトのスイッチにより設定する。In addition, the input/output control device 1 has an address setting switch circuit 15, which divides 8 kilobytes of the dual port memory 4 into 32 block areas with 256-byte boundaries in advance, and selects which one of the block areas. A 5-bit switch determines whether the 256-byte area is to be used as a control register area.
そして、前記メモリアクセス制御回路１２から、アドレ
スバッファ制御信号ｅが出力されると、アドレスバッフ
ァ１３及び１４が作動状態となり、アドレスＳＡ７〜１
及びアドレス設定スイッチ回路１５の設定値を夫々メモ
リバスアドレスＭＡ７〜１とＭＡＯ（上位及び下位ハイ
トメモリチップセレクト信号す、ｃに反映される）で２
５６バイト領域内の所望のバイトあるいはワードが指定
される。例えば、アドレス設定スイッチ回路１５にバイ
ナリ“ｏｏｏｏｏ”を設定すればブロック“０”が、バ
イナリ“１１１１１”を設定すればブロック３１が夫々
設定される。Then, when the address buffer control signal e is output from the memory access control circuit 12, the address buffers 13 and 14 are activated, and the addresses SA7 to SA1 are activated.
and set values of the address setting switch circuit 15 are set at memory bus addresses MA7-1 and MAO (reflected on upper and lower height memory chip select signals S and C), respectively.
The desired byte or word within the 56-byte area is designated. For example, if binary "oooooo" is set in the address setting switch circuit 15, block "0" is set, and if binary "11111" is set, block 31 is set.
ところで、マイクロプロセッサ内蔵の制御装置に何等か
の異常が発生して、マイクロプロセッサが動作不能状態
となり、装置がその機能を果たせなくなった場合、その
障害解析にとって、マイクロプロセッサの使用するデュ
アルポートメモリ４のスタック領域や作業領域の内容及
びマイクロプロセッサによる内部処理の履歴情報などが
有効なものとなる。By the way, if some abnormality occurs in the control device with a built-in microprocessor, and the microprocessor becomes inoperable and the device is unable to perform its functions, the dual port memory 4 used by the microprocessor is useful for failure analysis. The contents of the stack area and work area and the history information of internal processing by the microprocessor are useful.
しかしながら、上記従来のデュアルポートメモリアクセ
ス制御方式においては、システム共通バス側からのデュ
アルポートメモリのアクセスが制御レジスタ領域にのみ
限定されているので、上記したように、制御装置に異常
が発生したときの障害解析のためにシステム共通バス側
から得られる情報は、制御レジスタ領域内に用意される
ステータスレジスタ領域に設定されているものだけとな
り、しかも、このステータスレジスタ領域への情報の設
定は、内部マイクロプロセッサが実行するものであるか
ら、異常状態の発生によってマイクロプロセッサが動作
不能状態となるようなときには、情報の設定が正常に行
われるという保証はない。また、中央処理装置からのコ
マンドによって装置内部の情報をシステム共通バス側に
吐き出させるという手段もあるが、この場合もその処理
を実行するのは内部マイクロプロセッサであり、装置に
異常状態が発生した状態でマイクロプロセッサに正常な
コマンド処理の実行を期待するには無理がある。However, in the conventional dual-port memory access control method described above, access to the dual-port memory from the system common bus side is limited only to the control register area, so when an abnormality occurs in the control device as described above, The information that can be obtained from the system common bus side for failure analysis is only that set in the status register area prepared in the control register area.Moreover, the information set in this status register area is internal Since it is executed by a microprocessor, there is no guarantee that the information will be set correctly if the microprocessor becomes inoperable due to the occurrence of an abnormal condition. There is also a method of discharging the internal information of the device to the system common bus side using a command from the central processing unit, but in this case too, it is the internal microprocessor that executes the processing, and if an abnormal state occurs in the device. It is unreasonable to expect the microprocessor to perform normal command processing under these conditions.
このように、従来のデュアルポートメモリアクセス制御
方式にあっては、異常状態発生により動作不能となった
装置の障害解析のために、システム共通バス側から制御
装置に関する確実で十分な情報の収集が行えないという
問題点があった。In this way, with the conventional dual-port memory access control method, it is difficult to collect reliable and sufficient information about the control device from the system common bus side in order to analyze the failure of a device that has become inoperable due to an abnormal condition. The problem was that it couldn't be done.
そこで、本発明は、制御装置が異常状態となって動作不
能となった場合には、障害解析用の情報収集のために、
簡易な手順で、システム共通バス側からデュアルポート
メモリにおける装置制御レジスタ領域のみならず、他の
任意の領域をアクセスすることが可能なデュアルポート
メモリアクセス制御方式を提供することを目的とする。Therefore, the present invention provides a system for collecting information for failure analysis when a control device becomes abnormal and becomes inoperable.
An object of the present invention is to provide a dual port memory access control method that allows access not only to a device control register area in a dual port memory but also to any other area from the system common bus side using a simple procedure.
上記問題点を解決するために、本発明は、システム共通
バスに接続されプロセッサを内蔵する装置内に設けられ
且つ当該システム共通バス側及び内部プロセッサバス側
の双方からアクセス可能なデュアルポートメモリにおい
て、前記システム共通パスとのインタフェース部に、前
記デュアルポートメモリの何れのブロックを選択してア
クセスするかをシステム共通バス側から指定可能とする
メモリブロック指定回路と、該メモリブロック指定回路
をデュアルポートメモリが属する装置が異常状態となっ
たことを検出したときのみ機能させるロック回路とを設
け、通常時には、システム共通バス側からは、デュアル
ポートメモリのうちの１つのブロック領域のみアクセス
可能とし、デュアルポートメモリの属する装置が異常状
態となったときには、前記メモリブロック指定回路で指
定する前記デュアルポートメモリの任意のブロックに対
して、そのアクセスを可能にすることを特徴とする。In order to solve the above problems, the present invention provides a dual port memory that is connected to a system common bus and is provided in a device containing a built-in processor, and that is accessible from both the system common bus side and the internal processor bus side. A memory block designation circuit that allows specifying which block of the dual port memory to be selected and accessed from the system common bus side is provided at an interface with the system common path, and the memory block designation circuit is connected to the dual port memory. A lock circuit is provided that functions only when an abnormal state is detected in the device to which the The present invention is characterized in that when a device to which the memory belongs is in an abnormal state, access to any block of the dual port memory designated by the memory block designation circuit is enabled.
本発明は、システム共通バスインタフェース部に、デュ
アルポートメモリの何れのブロックを選択してアクセス
するかをシステム共通バス側から手旨定可能とするメモ
リブロックＩ勘定回路と、該メモリブロック指定回路を
デュアルポートメモリが属する装置が異常状態となった
ことを検出したどきのみ機能させるロック回路とを設け
、デュアルポートメモリの属する装置が正常動作時には
、ロック回路によりメモリブロック指定回路を非作動状
態として、システム共通バス側からデュアルポートメモ
リのうちの予め定められた１ブロツク領域のみアクセス
可能とし、異常状態によりマイクロプロセッサが動作不
能状態となったときには、前記メモリブロック指定回路
を作動状態として、システム共通バス側からメモリブロ
ック指定回路に対し、所望のメモリブロック番号を設定
することにより、デュアルポートメモリの８亥当するフ
゛ロックに対するアクセスを装置正常動作時と全く同様
に行うことができる。The present invention provides a system common bus interface with a memory block I accounting circuit that enables a system common bus to specify which block of dual port memory is to be selected and accessed, and a memory block designation circuit. A lock circuit is provided that operates only when it is detected that the device to which the dual port memory belongs is in an abnormal state, and when the device to which the dual port memory belongs is operating normally, the lock circuit deactivates the memory block designation circuit. Only one predetermined block area of the dual port memory can be accessed from the system common bus side, and when the microprocessor becomes inoperable due to an abnormal condition, the memory block designation circuit is activated and the system common bus By setting a desired memory block number to the memory block designation circuit from the side, access to the eight corresponding blocks of the dual port memory can be performed in exactly the same manner as during normal operation of the device.
第１図は本発明の一実施例を示すブロック図である。 FIG. 1 is a block diagram showing one embodiment of the present invention.
第１図において、前記第２図との対応部分には同一符号
を付し、その詳細説明はこれを省略するが、本発明にお
いては、入出力制御装置１の制御システム共通バス２と
のインタフェース部に、メモリブロック指定回路として
のメモリブロック指定レジスタ２１と、アドレスバッフ
ァ２２と、ロック回路２３とが設けられている。In FIG. 1, parts corresponding to those in FIG. 2 are given the same reference numerals, and a detailed explanation thereof will be omitted, but in the present invention, the interface with the control system common bus 2 of the input/output control device 1 A memory block designation register 21 as a memory block designation circuit, an address buffer 22, and a lock circuit 23 are provided in the section.
ロック回路２３は１、メモリブロック指定レジスタ２４
．ラッチ回路２５．インバータ２６及びＡＮＤ回路２７
，２８．２９を有する。Lock circuit 23 is 1, memory block specification register 24
．． Latch circuit 25. Inverter 26 and AND circuit 27
, 28.29.
レジスタアクセス制御回路２４は、システム共通バスア
ドレス空間上の装置制御レジスタ領域のアドレスとは異
なるアドレスにマツピングされた５ビツトのメモリアド
レスデータがデータバスＳＤ４〜０を介して供給される
と、例えば論理値“１”のレジスタライト信号ｍをＡＮ
Ｄゲート２７の一方の入力端に出力する。このＡＮＤゲ
ート２７の他方の入力端には、人出力制御１置工の異常
状態を検出する異常状態検出回路３０からのダウン信号
ｎが供給される。この異常状態検出回路３０は、入出力
制御装置１に何等かの異常状態が発生すると、論理値“
１”のダウン信号ｎを出力し、このダウン信号ｎは、Ａ
ＮＤゲート２７に供給されると共に、図示しない内部マ
イクロプロセッサにも供給され、この内部マイクロプロ
セッサを正常動作状態から動作不能状態への遷移を促す
ものであり、本発明装置、従来装置にかかわらず、この
種の装置に常用されているものを使用する。When 5-bit memory address data mapped to an address different from the address of the device control register area on the system common bus address space is supplied via the data buses SD4 to SD0, the register access control circuit 24 performs a logical AN register write signal m with value “1”
It is output to one input terminal of the D gate 27. The other input terminal of the AND gate 27 is supplied with a down signal n from an abnormal state detection circuit 30 that detects an abnormal state of the manual operation control 1. This abnormal state detection circuit 30 detects a logical value " when any abnormal state occurs in the input/output control device 1
A down signal n of 1" is output, and this down signal n is
It is supplied to the ND gate 27 and also to an internal microprocessor (not shown) to prompt the internal microprocessor to transition from a normal operating state to an inoperable state. Use what is commonly used for this type of equipment.
メモリブロック指定レジスタ２１は、ＡＮＤゲート２７
からの論理値“１”の出力が入力されている時点でシス
テム共通バス２側からデータバスＳＤ４〜０の５本のデ
ータ信号線を介して伝送される５ビツトのメモリブロッ
ク指定データを書込み可能に構成され、書き込まれたデ
ータ値は常時アドレスバッファ２２に出力する。The memory block designation register 21 is an AND gate 27
It is possible to write the 5-bit memory block designation data transmitted from the system common bus 2 side via the 5 data signal lines of data buses SD4 to SD0 at the time when the logical value "1" output is input from the system common bus 2 side. The written data value is always output to the address buffer 22.
ランチ回路２５は前記ＡＮＤゲート２７の出力信号をラ
ッチし、そのランチ信号をレジスタセットステータス信
号ｐとして直接ＡＮＤゲート２日の一方の入力端に供給
すると共に、インバータ２６を介してＡＮＤゲート２９
の一方の入力側に供給する。なお、ラッチ回路２５は、
人出力制御１装置１がリセットにより初期化された場合
のみ、初期化され、その際には、レジスタセットステー
タ大信号ｐを論理値“０”とする。The launch circuit 25 latches the output signal of the AND gate 27, supplies the launch signal directly to one input terminal of the AND gate 2 as the register set status signal p, and also supplies the launch signal to one input terminal of the AND gate 29 via the inverter 26.
to one input side of the Note that the latch circuit 25 is
It is initialized only when the human output control device 1 is initialized by reset, and in that case, the register set stator large signal p is set to the logical value "0".
また、ＡＮＤゲート２８．２９の他方の入力側には、前
記メモリアドレス制御回路”１２からのアドレスバッフ
ァ制御信号ｅが供給され、ＡＮＤゲート２８の出力信号
がアドレスバッファ２２に、ＡＮＤゲート２９の出力信
号がアドレスバッファ１４に夫々作動制御信号として供
給される。Further, the address buffer control signal e from the memory address control circuit "12" is supplied to the other input side of the AND gates 28 and 29, and the output signal of the AND gate 28 is supplied to the address buffer 22, and the output signal of the AND gate 29 is A signal is supplied to each address buffer 14 as an operation control signal.
次に作用について説明する。今、入出力制御装置１が正
常に作動しているものとすると、この異常状態検出回路
３０からは、ダウン信号ｎが論理値“０”を維持してお
り、ＡＮＤゲート２７の出力もレジスタアクセス制御回
路２４のレジスタライト信号ｍの状態に拘わらず論理値
“０”を維持しており、このため、メモリブロック指定
レジスタ２１は、システム共通バス２からのメモリアド
レスデータの書込みを禁止する状態に制御されると共に
、ラッチ回路２５から出力されるレジスタセットステー
タス信号ｐは、論理値“０”を維持している。したがっ
て、ＡＮＤゲート２８からアドレスバッファ制御信号ｑ
は出力されず、アドレスバッファ２２のゲートが閉じた
状態に制御されると共に、インバータ２６での反転信号
ｐは論理値“ｌ”となり、ＡＮＤゲート２９が開状態と
なって、このＡＮＤゲート２９からメモリアクセス制御
回路１２からのアドレスバッファ制御信号ｅに基づくア
ドレスバッファ制御信号ｒがアドレスバッファ１４に出
力される。その結果、アドレス設定スイッチ回路１５の
設定値が、メモリバスアドレスＭＡ１２〜８としてメモ
リバス５上に出力される。これと同時にメモリアクセス
制御回路１２からのアドレスバッファ制御信号ｅによっ
て、アドレスバッファ１３のゲートが開状態となり、ア
ドレスＳＡ７〜ｌが、ＭＡ７〜１としてメモリバス５に
出力される。Next, the effect will be explained. Now, assuming that the input/output control device 1 is operating normally, the down signal n from the abnormal state detection circuit 30 maintains the logical value "0", and the output of the AND gate 27 is also register accessed. The logic value "0" is maintained regardless of the state of the register write signal m of the control circuit 24, and therefore, the memory block designation register 21 is in a state where writing of memory address data from the system common bus 2 is prohibited. The register set status signal p, which is controlled and output from the latch circuit 25, maintains a logical value of "0". Therefore, from the AND gate 28, the address buffer control signal q
is not output, the gate of the address buffer 22 is controlled to be closed, and the inverted signal p at the inverter 26 has a logic value "L", and the AND gate 29 is opened, and the gate of the address buffer 22 is controlled to be closed. An address buffer control signal r based on the address buffer control signal e from the memory access control circuit 12 is output to the address buffer 14. As a result, the set value of address setting switch circuit 15 is output onto memory bus 5 as memory bus addresses MA12-MA8. At the same time, the address buffer control signal e from the memory access control circuit 12 opens the gate of the address buffer 13, and the addresses SA7-1 are output to the memory bus 5 as MA7-1.
このため、メモリバス５上のＭＡ１２〜８の５ビツトア
ドレスでデュアルポートメモリ４の８キロバイトのメモ
リ領域を３２等分した２５６バイト領域のうちの１つが
選択され、メモリバスアドレスＭＡ７〜１及び上位、下
位メモリチップセレクト信号す、 ｃに反映されるＭ
ＡＯにより選択された２５６バイト領域内の所望の番地
のバイト又はワードが指定されることになり、正常状態
におけるデュアルポートメモリ４のアクセスを行うこと
ができる。Therefore, one of the 256-byte areas obtained by dividing the 8 kilobyte memory area of the dual port memory 4 into 32 equal parts is selected by the 5-bit addresses MA12 to MA8 on the memory bus 5, and the memory bus addresses MA7 to MA8 and the upper , M reflected in the lower memory chip select signal S, c
A byte or word at a desired address within the 256-byte area selected by the AO is specified, and the dual port memory 4 can be accessed in a normal state.
以上の入出力制御装置１の正常状態から、入出力装置１
に何等かの異常状態が発生すると、異常状態検出回路２
５から論理値“１”のダウン信号ｎが出力される。この
ダウン信号ｎにより、図示しない内部マイクロプロセッ
サを正常動作状態から動作不能状態への遷移させる。こ
の状態では、まだ、正常動作時と同様にシステム共通バ
ス２側からデュアルポートメモリ４の制御レジスタ領域
として割り当てられている所定のメモリ領域をアクセス
することが可能である。From the above normal state of the input/output control device 1, the input/output device 1
If any abnormal condition occurs in the abnormal condition detection circuit 2
5 outputs a down signal n having a logical value of "1". This down signal n causes an internal microprocessor (not shown) to transition from a normal operating state to an inoperable state. In this state, it is still possible to access the predetermined memory area assigned as the control register area of the dual port memory 4 from the system common bus 2 side as in normal operation.
そして、この状態からシステム共通バス２側よりメモリ
ブロック指定レジスタ２１に対して、デュアルポートメ
モリ４のうちのアクセスしたい２５６バイト領域に対応
するブロック番号を指定すべく、データバスＳＤ４〜０
を使用して５ビツトのメモリブロックデータを書き込も
うとすると、これがレジスタアクセス制御回路２４にも
供給されるので、このレジスタアクセス制御回路２４か
ら論理値“１”のレジスタライト信号ｍがＡＮＤゲート
２７に出力される。From this state, the system common bus 2 side inputs a block number corresponding to the 256-byte area to be accessed from the data bus SD4 to SD4 to the memory block designation register 21.
When attempting to write 5-bit memory block data using , this is also supplied to the register access control circuit 24 , so a register write signal m with a logical value of "1" is sent from the register access control circuit 24 to the AND gate 27 . Output.
このとき、異常状態検出回路３０からのダウン信号ｎは
論理値“１”となっているので、Ａ Ｎ Ｄゲート２７
から論理値“１”のレジスタセット信号Ｏが出力され、
これによって、メモリブロック指定レジスタ２１がデー
タバスＳＤ４〜０のデータを格納し、その格納したデー
タ値を常時アドレスバッファ２２に出力する。これと同
時に、レジスタセット信号０がラッチ回路２５によって
ラッチされ、これにより入出力制御装置１がダウン状態
時にメモリブロック指定レジスタ２１に対してデータが
格納されたという状態を記憶し、その状態を表す論理値
“１”のレジスタセットステータス信号ｐを出力する。At this time, since the down signal n from the abnormal state detection circuit 30 has a logical value of "1", the A N D gate 27
A register set signal O with a logical value of “1” is output from
As a result, the memory block designation register 21 stores the data on the data buses SD4 to SD0, and constantly outputs the stored data value to the address buffer 22. At the same time, the register set signal 0 is latched by the latch circuit 25, thereby storing the state that data was stored in the memory block designation register 21 when the input/output control device 1 was in the down state, and representing the state. Outputs a register set status signal p with a logical value of "1".
このため、ＡＮＤゲート２９からのアドレスバッファ制
御信号ｒの出力が禁止されてアドレスバッファ１４から
のアドレスＩ勘定データの出力が停止され、これに代え
てＡＮＤゲート２８からメモリアドレス制御回路１２か
らのアドレスバッファ制御（Ｓ 号ｅに基づ（アドレス
バッファ制御信号ｑが出力される。Therefore, the output of the address buffer control signal r from the AND gate 29 is prohibited, and the output of the address I account data from the address buffer 14 is stopped.Instead, the output of the address I account data from the AND gate 28 is Buffer control (S) Based on No. e (address buffer control signal q is output).
したがって、アドレスバッファ２２のゲートは開状態と
なり、既にメモリブロック指定レジスタ２１に格納され
ているメモリブロック番号値をメモリバスアドレスＭＡ
１２〜８として、メモリバス５側に出力する。一方、ア
ドレスバッファ１３はアドレスバッファ制御信号ｅによ
り、アドレスＳＡ７〜１を、ＭＡ７〜１としてメモリバ
ス５側に出力する。Therefore, the gate of the address buffer 22 is opened, and the memory block number value already stored in the memory block designation register 21 is transferred to the memory bus address MA.
12 to 8 and output to the memory bus 5 side. On the other hand, address buffer 13 outputs addresses SA7-1 to memory bus 5 as MA7-1 in response to address buffer control signal e.
このようにして、システム共通バス２側からメモリブロ
ック指定レジスタ２１に任意に設定したメモリブロック
番号に対応するデュアルポートメモリ４の２５６バイト
領域のアクセスが可能となる。すなわち、例えば、アド
レス設定スイッチ回路１５に、バイナリ“ｏｏｏｏｏ”
が設定されているものとすると、入出力制御装置１が正
常動作状態あるいは動作不能状態でもメモリブロック指
定レジスタ２１への書込みが行われていない場合には、
システム共通バス２側からは、ブロック“０”がアクセ
スされる。そして、人出力制御装置ｌが動作不能状態時
で、メモリブロック指定レジスタ２１にバイナリ“００
１００″のデータが書き込まれたものとすると、システ
ム共通バス２側から、ブロック“４”をアクセスするこ
とができることになる。また、メモリブロック指定レジ
スタ２１に設定する値を変更することにより、これに対
応して、デュアルポートメモリ４のメモリ領域のアクセ
ス可能なブロックを変更することができる。その結果、
異常状態発生時における障害解析のための装置内部情報
をデュアルポートメモリから収集することができる。In this way, the 256-byte area of the dual port memory 4 corresponding to the memory block number arbitrarily set in the memory block designation register 21 can be accessed from the system common bus 2 side. That is, for example, the address setting switch circuit 15 receives the binary "oooooo".
is set, and even if the input/output control device 1 is in a normal operating state or in an inoperable state, if writing to the memory block designation register 21 is not performed,
Block “0” is accessed from the system common bus 2 side. Then, when the human output control device l is in an inoperable state, the memory block designation register 21 is set to binary “00”.
Assuming that data of 100" has been written, block "4" can be accessed from the system common bus 2 side. Also, by changing the value set in the memory block specification register 21, this can be accessed from the system common bus 2 side. Accordingly, the accessible blocks of the memory area of the dual port memory 4 can be changed.As a result,
Device internal information for failure analysis when an abnormal condition occurs can be collected from the dual port memory.
また、入出力制御装置ｌが正常動作状態で、メモリブロ
ック指定レジスタ２１に対して書込み動 作を行って
も、異常状態検出回路３０からのダウン信号ｎが論理値
″Ｏ”であるので、その書込みは無効となり、デュアル
ポートメモリ４の通常の制御レジスタ領域のアクセスに
河岸影響を与えることがない。Furthermore, even if the input/output control device l performs a write operation to the memory block specification register 21 in a normal operating state, the down signal n from the abnormal state detection circuit 30 has a logical value of "O", so that Writing becomes invalid and does not affect access to the normal control register area of the dual port memory 4.
なお、上記実施例においては、アドレス設定スイッチ回
路１５及びメモリブロック指定レジスタ２１からの出力
を、夫々アドレスバッファ１４及び２２を制御すること
により、メモリバス５側に送出するように構成した場合
について説明したが、これに限定されるものではなく、
アドレス設定スイッチ回路１５及びメモリブロック指定
レジスタ２１の出力信号を共に選択回路の入力側に供給
し、この選択回路をランチ回路２５からのレジスタセッ
トステータス信号ｐによって何れかの出力信号を選択し
、その選択信号をメモリアクセス制御回路１２からのア
ドレスバッファ制御信号ｅが供給される１つのアドレス
バッファに供給するようにしてもよい。In the above embodiment, the case is explained in which the outputs from the address setting switch circuit 15 and the memory block designation register 21 are sent to the memory bus 5 side by controlling the address buffers 14 and 22, respectively. However, it is not limited to this,
The output signals of the address setting switch circuit 15 and the memory block designation register 21 are both supplied to the input side of a selection circuit, and this selection circuit selects one of the output signals by the register set status signal p from the launch circuit 25, and selects the output signal of the selection circuit. The selection signal may be supplied to one address buffer to which the address buffer control signal e from the memory access control circuit 12 is supplied.
また、上記実施例においては、デュアルポートメモリを
使用した装置として入出力制御装置１を適用した場合に
ついて説明したが、これに限定されるものではなく、他
のデュアルポートメモリを有する装置にも本発明を適用
し得ること勿論である。Furthermore, in the above embodiment, a case has been described in which the input/output control device 1 is applied as a device using dual port memory, but the invention is not limited to this, and the present invention can also be applied to other devices having dual port memory. Of course, the invention can be applied.
さらに、上記実施例では、プロセッサとしてマイクロプ
ロセッサを使用する場合について説明したが、これに限
定されるものではなく、他のプロセッサを適用し得るこ
と勿論である。Further, in the above embodiments, a case has been described in which a microprocessor is used as the processor, but the present invention is not limited to this, and it goes without saying that other processors may be used.
以上説明したように、本発明によれば、システム共通バ
スに接続されプロセッサを内蔵する装置内に設けられ且
つ当該システム共通バス側及び内部プロセ・７サバス側
の双方からアクセス可能なデュアルポートメモリにおい
て、前記システム共通バスとのインタフェース部に、前
記デュアルポートメモリの何れのブロックを選択してア
クセスするかをシステム共通バス側から指定可能とする
メモリブロック指定回路と、該メモリブロック指定回路
をデュアルポートメモリが属する装置が異常状態となっ
たことを検出したときのみ機能させるロック回路とを設
け、通常時には、システム共通バス側からは、デュアル
ポートメモリのうちの１つのブロック領域のみアクセス
可能とし、デュアルポートメモリの属する装置が異常状
態となったときには、前記メモリブロック指定回路で指
定する前記デュアルポートメモリの任意のブロックに対
して、そのアクセスを可能にするようにしたので、デュ
アルポートメモリの属する装置が動作不能状態となった
ときに、システム共通バス側からデュアルポートメモリ
の全領域に対してアクセスすることが可能となり、異常
状態が発生した装置の障害解析のための装置内部情報の
収集を容易確実に行うことができるという効果が得られ
る。As explained above, according to the present invention, in a dual port memory that is connected to a system common bus and is provided in a device containing a built-in processor and that is accessible from both the system common bus side and the internal processor/7 subbus side, , a memory block designation circuit that enables designation from the system common bus side of which block of the dual port memory is to be selected and accessed; A lock circuit is provided that functions only when it is detected that the device to which the memory belongs is in an abnormal state. Under normal conditions, only one block area of the dual port memory can be accessed from the system common bus side. When the device to which the port memory belongs is in an abnormal state, any block of the dual port memory specified by the memory block designation circuit can be accessed, so that the device to which the dual port memory belongs can be accessed. When the device becomes inoperable, the entire area of dual port memory can be accessed from the system common bus side, making it easy to collect device internal information for failure analysis of the device in which the abnormal condition has occurred. The effect is that it can be carried out reliably.
第１図は本発明の一実施例を示すブロック図、第２図は
従来装置を示すブロック図である。
図中、１は入出力制御装置、２はシステム共通バス、３
は内部マイクロプロセッサバス、４はデュアルポートメ
モリ、５はメモリバス、１１．１６はアドレス比較回路
、１２．１７はメモリアクセス制御回路、１３，１４，
１８．２２はアドレスバッファ、１５はアドレス設定ス
イッチ回路、２１はメモリブロック指定レジスタ、２３
はロック回路、２４はレジスタアクセス制御回路、２５
はラッチ回路、２６はインバータ、２７．２８゜２９は
ＡＮＤ回路、３０は異常状態検出回路である。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional device. In the figure, 1 is an input/output control device, 2 is a system common bus, and 3 is a system common bus.
is an internal microprocessor bus, 4 is a dual port memory, 5 is a memory bus, 11.16 is an address comparison circuit, 12.17 is a memory access control circuit, 13, 14,
18. 22 is an address buffer, 15 is an address setting switch circuit, 21 is a memory block specification register, 23
24 is a lock circuit, 24 is a register access control circuit, and 25 is a lock circuit.
2 is a latch circuit, 26 is an inverter, 27.28° 29 is an AND circuit, and 30 is an abnormal state detection circuit.
Claims (1)
内に設けられ且つ当該システム共通バス側及び内部プロ
セッサバス側の双方からアクセス可能なデュアルポート
メモリにおいて、前記システム共通バスとのインタフェ
ース部に、前記デュアルポートメモリの何れのブロック
を選択してアクセスするかをシステム共通バス側から指
定可能とするメモリブロック指定回路と、該メモリブロ
ック指定回路をデュアルポートメモリが属する装置が異
常状態となったことを検出したときのみ機能させるロッ
ク回路とを設け、通常時には、システム共通バス側から
は、デュアルポートメモリのうちの１つのブロック領域
のみアクセス可能とし、デュアルポートメモリの属する
装置が異常状態となったときには、前記メモリブロック
指定回路で指定する前記デュアルポートメモリの任意の
ブロックに対して、そのアクセスを可能にすることを特
徴とするデュアルポートメモリアクセス制御方式。In a dual port memory that is connected to a system common bus and is provided in a device containing a processor and that is accessible from both the system common bus side and the internal processor bus side, the dual port memory is connected to the system common bus in an interface section with the system common bus. A memory block designation circuit that allows you to specify which block of memory to select and access from the system common bus side, and a device that uses the memory block designation circuit to which the dual port memory belongs is in an abnormal state. Under normal conditions, only one block area of the dual-port memory can be accessed from the system common bus side, and when the device to which the dual-port memory belongs is in an abnormal state, A dual-port memory access control method, characterized in that an arbitrary block of the dual-port memory designated by a memory block designation circuit can be accessed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262218A JPS61139858A (en) | 1984-12-12 | 1984-12-12 | Access control system for dual port memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262218A JPS61139858A (en) | 1984-12-12 | 1984-12-12 | Access control system for dual port memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139858A true JPS61139858A (en) | 1986-06-27 |
| JPH0319573B2 JPH0319573B2 (en) | 1991-03-15 |
Family
ID=17372716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262218A Granted JPS61139858A (en) | 1984-12-12 | 1984-12-12 | Access control system for dual port memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139858A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281542A (en) * | 1987-05-14 | 1988-11-18 | Fujitsu Ltd | System for confirming memory action |
-
1984
- 1984-12-12 JP JP59262218A patent/JPS61139858A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281542A (en) * | 1987-05-14 | 1988-11-18 | Fujitsu Ltd | System for confirming memory action |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319573B2 (en) | 1991-03-15 |
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