JPS62285296A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS62285296A JPS62285296A JP61128590A JP12859086A JPS62285296A JP S62285296 A JPS62285296 A JP S62285296A JP 61128590 A JP61128590 A JP 61128590A JP 12859086 A JP12859086 A JP 12859086A JP S62285296 A JPS62285296 A JP S62285296A
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- Japan
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- output
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- circuit
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、半導体記憶装置の出力バッファ回路に関し
、特に出力データを速く出力できるようにした出力バッ
ファ回路に関するものである。
、特に出力データを速く出力できるようにした出力バッ
ファ回路に関するものである。
第４図は従来の半導体記憶装置の出力バッファ回路の構
成を示し、図において、１はセンスアンプ１２からの出
力及び出力制御回路１３からの出力を入力とするＮＡＮ
Ｄ回路、２はセンスアンプ１２からの出力及び出力制御
回路１３からの出力の否定を入力とするＮＯＲ回路、３
はＮＡＮＤ回路１からの出力がゲートに入力されるＰチ
ャネルＭＯ３）ランジスタ、４はＮＯＲ回路２からの出
力がゲートに入力されるＮチャネルＭＯ３！−ランジス
タ、５はデータの出力端子であり、チャネルＭＯ３）ラ
ンジスタ３およびＮチャネルＭＯＳトランジスタ４のオ
ン、オフ状態により、出力データ信号ｄｔを出力する。
成を示し、図において、１はセンスアンプ１２からの出
力及び出力制御回路１３からの出力を入力とするＮＡＮ
Ｄ回路、２はセンスアンプ１２からの出力及び出力制御
回路１３からの出力の否定を入力とするＮＯＲ回路、３
はＮＡＮＤ回路１からの出力がゲートに入力されるＰチ
ャネルＭＯ３）ランジスタ、４はＮＯＲ回路２からの出
力がゲートに入力されるＮチャネルＭＯ３！−ランジス
タ、５はデータの出力端子であり、チャネルＭＯ３）ラ
ンジスタ３およびＮチャネルＭＯＳトランジスタ４のオ
ン、オフ状態により、出力データ信号ｄｔを出力する。
次に上記のように構成された従来の出カバ・ソファ回路
の動作について説明する。
の動作について説明する。
出力制御回路１３からの出力が“Ｌｏの状態では、ＮＡ
ＮＤ回路１の出力が“Ｈｏに固定され、ＰチャネルＭＯ
Ｓトランジスタ３はＯＦＦする。
ＮＤ回路１の出力が“Ｈｏに固定され、ＰチャネルＭＯ
Ｓトランジスタ３はＯＦＦする。
また、この状態では、Ｎ ＯＲ回路２の出力が“Ｌｏに
固定され、ＮチャネルＭＯＳ）ランジスタ４はＯＦＦす
る。従って、上記状態においては、出力データ信号ｄ２
は出力されない。
固定され、ＮチャネルＭＯＳ）ランジスタ４はＯＦＦす
る。従って、上記状態においては、出力データ信号ｄ２
は出力されない。
−力出力制御回路１３からの出力が“Ｈ”の状態では、
ＰチャネルＭＯＳトランジスタ３はＯＦＦする。また、
この状態では、ＮＯＲ回路２の出力が“Ｈ”となり、Ｎ
チャネルＭＯ３Ｉ−ランジスタ４はＯＮする。従って、
上記状態においては、出力データ信号ｄ２は、Ｎチャネ
ルＭＯＳトランジスタ４がＯＮしているので“Ｌ”とな
る。
ＰチャネルＭＯＳトランジスタ３はＯＦＦする。また、
この状態では、ＮＯＲ回路２の出力が“Ｈ”となり、Ｎ
チャネルＭＯ３Ｉ−ランジスタ４はＯＮする。従って、
上記状態においては、出力データ信号ｄ２は、Ｎチャネ
ルＭＯＳトランジスタ４がＯＮしているので“Ｌ”とな
る。
次に出力制御回路１３からの出力が“Ｈｏ、センスアン
プ１２からの出力が“Ｈ”の状態では、ＮＡＮＤ回路１
の出力が“し”となり、ＰチャネルＭＯＳトランジスタ
３はＯＮする。また、この状態では、ＮＯＲ回路２の出
力が“ＬｏとなりＮチャネルＭＯＳ）ランジスタ４はＯ
ＦＦする。従うて、上記状態においては、出力データ信
号ｄ２は、ＰチャネルＭＯＳトランジスタ３がＯＮして
いるので、“Ｈ”となる。出力制御回路１３からの出力
が“Ｈ”の状態において、半導体記憶装置に入力される
アドレス信号ａの変化に対して、センスアンプ１２から
の出力が“Ｌｏから“Ｈ”（あるいはＨ”から“Ｌ”）
に変化した場合、出力データ信号ｄ２も“Ｌ”から“Ｈ
” （あるいは“Ｈ”から“Ｌ”）に変化するが、第５
図に示すように、出力データ信号ｄ２の変化は徐々に行
なわれる。
プ１２からの出力が“Ｈ”の状態では、ＮＡＮＤ回路１
の出力が“し”となり、ＰチャネルＭＯＳトランジスタ
３はＯＮする。また、この状態では、ＮＯＲ回路２の出
力が“ＬｏとなりＮチャネルＭＯＳ）ランジスタ４はＯ
ＦＦする。従うて、上記状態においては、出力データ信
号ｄ２は、ＰチャネルＭＯＳトランジスタ３がＯＮして
いるので、“Ｈ”となる。出力制御回路１３からの出力
が“Ｈ”の状態において、半導体記憶装置に入力される
アドレス信号ａの変化に対して、センスアンプ１２から
の出力が“Ｌｏから“Ｈ”（あるいはＨ”から“Ｌ”）
に変化した場合、出力データ信号ｄ２も“Ｌ”から“Ｈ
” （あるいは“Ｈ”から“Ｌ”）に変化するが、第５
図に示すように、出力データ信号ｄ２の変化は徐々に行
なわれる。
このように従来の出カバソファ回路では、出力信号が徐
々に変化するため、半導体記憶装置のアクセスタイムが
遅くなるという問題点があった。
々に変化するため、半導体記憶装置のアクセスタイムが
遅くなるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、半導体記憶装置のアクセスタイムを速くで
きる出カバソファ回路を得ることを目的とする。
れたもので、半導体記憶装置のアクセスタイムを速くで
きる出カバソファ回路を得ることを目的とする。
この発明に係る出カバソファ回路は、半導体記憶装置に
入力されるアドレス信号の変化を検出してパルスを発生
するＡＴＤ回路からの出力パルスを受け、データの出力
直前に出力データ信号をＩＩ Ｌ ｓと“Ｈ”との間の
一定レベルにイコライズするレベル設定手段を設けたも
のである。
入力されるアドレス信号の変化を検出してパルスを発生
するＡＴＤ回路からの出力パルスを受け、データの出力
直前に出力データ信号をＩＩ Ｌ ｓと“Ｈ”との間の
一定レベルにイコライズするレベル設定手段を設けたも
のである。
この発明においては、データの出力直前に出力データ信
号を“Ｌｏと“Ｈ”との間の一定レベルにイコライズす
るレベル設定手段を設けたから、ＡＴＤ回路からの遅延
された出力パルスを人力として、出力データ信号が“Ｌ
”から“Ｈ“ （あるいは“！］′から“Ｌ”）に変化
する前に、出力データ信号を“Ｌ”と“Ｈ”との間の一
定レベルに設定でき、アクセスタイムを速くすることが
できる。
号を“Ｌｏと“Ｈ”との間の一定レベルにイコライズす
るレベル設定手段を設けたから、ＡＴＤ回路からの遅延
された出力パルスを人力として、出力データ信号が“Ｌ
”から“Ｈ“ （あるいは“！］′から“Ｌ”）に変化
する前に、出力データ信号を“Ｌ”と“Ｈ”との間の一
定レベルに設定でき、アクセスタイムを速くすることが
できる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による出力バッファ回路の
構成を示し、図において、従来の出カバソファ回路と異
なる点を以下に示す、６はＰチャネルＭｏＳトランジス
タ、７はＮチャネルＭＯＳトランジスタであり、この２
つのトランジスタ６゜７によって出力データ信号ｄ、を
イコライズするレベルを決定する。８．９はそれぞれそ
のゲートにＡＴＤ回路１１からの遅延された出力パルス
Ｃが入力されるＮチャネルＭＯＳトランジスタである。
構成を示し、図において、従来の出カバソファ回路と異
なる点を以下に示す、６はＰチャネルＭｏＳトランジス
タ、７はＮチャネルＭＯＳトランジスタであり、この２
つのトランジスタ６゜７によって出力データ信号ｄ、を
イコライズするレベルを決定する。８．９はそれぞれそ
のゲートにＡＴＤ回路１１からの遅延された出力パルス
Ｃが入力されるＮチャネルＭＯＳトランジスタである。
ここでＮＡＮＤ回路１は、ＰチャネルＭＯＳトランジス
タ６とＮチャネルＭＯＳトランジスタ７．８によって決
定されるイコライズレベルで“Ｌ“を出力するようにス
レッショルド値を下げている。また、Ｎ ＯＲ回路２は
上記イコライズレベルで、“Ｈ”を出力するようにスレ
ッショルド値を上げている。１０はＡＴＤ回路１１から
の遅延される出力パルスＣをゲートに入力するＰチャネ
ルＭＯＳ）ランジスタである。また１４は上記Ｐチャネ
ルトランジスタ６．１０及び上記Ｎチャネルトランジス
タ７．８．９からなり、出力データ信号を“Ｈｏと“Ｌ
″の間Ｑ中間レベルにイコライズするレベル設定回路で
ある。
タ６とＮチャネルＭＯＳトランジスタ７．８によって決
定されるイコライズレベルで“Ｌ“を出力するようにス
レッショルド値を下げている。また、Ｎ ＯＲ回路２は
上記イコライズレベルで、“Ｈ”を出力するようにスレ
ッショルド値を上げている。１０はＡＴＤ回路１１から
の遅延される出力パルスＣをゲートに入力するＰチャネ
ルＭＯＳ）ランジスタである。また１４は上記Ｐチャネ
ルトランジスタ６．１０及び上記Ｎチャネルトランジス
タ７．８．９からなり、出力データ信号を“Ｈｏと“Ｌ
″の間Ｑ中間レベルにイコライズするレベル設定回路で
ある。
次に動作について説明する。
第１図において、出力制御回路１３からの出力が“Ｌ”
の状態では、従来の出カバ、ファ回路と同様に出力デー
タ信号ｄ、は出力されない。−力出力制御回路１３から
の出力が“Ｈ”の状態では、半導体記憶装置に人力され
るアドレス信号ａが変化したとき、この変化はＡＴＤ回
路１１により検出され・、発生した出力パルスｂが遅延
され、その遅延された出力パルスＣがＮチャネルＭＯＳ
）ランジスタ８．９およびＰチャネルＭＯＳ）ランジス
タＩＯのゲートに入力される。これにより、Ｐチャネル
ＭｏＳトランジスタ３のゲート電圧が“Ｌ”になり、Ｎ
チャネルＭＯＳトランジスタ４のゲート電圧が“Ｈ”に
なる。従って、出力データ信号ｄ、は“Ｈｏと“Ｌ”と
の中間レベルとなる。この状態は、第２図に示すように
、ｔ、からｔ２までの状態である。１ｔにおいて、セン
スアンプ１２の出力が“し”から“Ｈ”（あるいは“Ｈ
ｏから“Ｌ”）に変化すると、出力データ信号ｄ、は、
破線で示す従来の出カバソファ回路の出力データ信号ｄ
２と同じ傾きで、中間レベルから“Ｈ” （あるいは中
間レベルから“Ｌ”）に変化する。従来の出カバソファ
回路の出力データ信号ｄ２がＨ“ （あるいはＬ”）と
判断されるのはｔ４になったときであったが、本実施例
の出力バッファ回路の出力データ信号ｄ、が“Ｈ”（あ
るいはＬ”）と判断されるのはｔ３になったときである
。
の状態では、従来の出カバ、ファ回路と同様に出力デー
タ信号ｄ、は出力されない。−力出力制御回路１３から
の出力が“Ｈ”の状態では、半導体記憶装置に人力され
るアドレス信号ａが変化したとき、この変化はＡＴＤ回
路１１により検出され・、発生した出力パルスｂが遅延
され、その遅延された出力パルスＣがＮチャネルＭＯＳ
）ランジスタ８．９およびＰチャネルＭＯＳ）ランジス
タＩＯのゲートに入力される。これにより、Ｐチャネル
ＭｏＳトランジスタ３のゲート電圧が“Ｌ”になり、Ｎ
チャネルＭＯＳトランジスタ４のゲート電圧が“Ｈ”に
なる。従って、出力データ信号ｄ、は“Ｈｏと“Ｌ”と
の中間レベルとなる。この状態は、第２図に示すように
、ｔ、からｔ２までの状態である。１ｔにおいて、セン
スアンプ１２の出力が“し”から“Ｈ”（あるいは“Ｈ
ｏから“Ｌ”）に変化すると、出力データ信号ｄ、は、
破線で示す従来の出カバソファ回路の出力データ信号ｄ
２と同じ傾きで、中間レベルから“Ｈ” （あるいは中
間レベルから“Ｌ”）に変化する。従来の出カバソファ
回路の出力データ信号ｄ２がＨ“ （あるいはＬ”）と
判断されるのはｔ４になったときであったが、本実施例
の出力バッファ回路の出力データ信号ｄ、が“Ｈ”（あ
るいはＬ”）と判断されるのはｔ３になったときである
。
このように本実施例の出力バッファ回路は、従来の出力
バッファ回路よりも、（ｔａ ｔ：＋）の時間だけ
速くデータを出力することができ、これにより、半導体
記憶装置のアクセスタイムを速（することができる。
バッファ回路よりも、（ｔａ ｔ：＋）の時間だけ
速くデータを出力することができ、これにより、半導体
記憶装置のアクセスタイムを速（することができる。
なお、上記実施例ではレベル設定手段にレベル設定回路
１４を用いたが、これは第３図に示すように直列接続の
２つのＮ ＯＴ回路１６．１７と該ＮＯＴ回路１７に並
列に接続されたＮチャネルＭＯＳトランジスタとからな
るレベル設定回路１８を用いても良く、上記実施例と同
様の効果を奏する。
１４を用いたが、これは第３図に示すように直列接続の
２つのＮ ＯＴ回路１６．１７と該ＮＯＴ回路１７に並
列に接続されたＮチャネルＭＯＳトランジスタとからな
るレベル設定回路１８を用いても良く、上記実施例と同
様の効果を奏する。
また、上記実施例では出力データ信号を中間レベルにイ
コライズするレベル設定回路をＭＯＳ）ランジスタで構
成したが、これは他の形式のトランジスタで構成しても
良く、上記実施例と同様の効果を奏する。
コライズするレベル設定回路をＭＯＳ）ランジスタで構
成したが、これは他の形式のトランジスタで構成しても
良く、上記実施例と同様の効果を奏する。
以上のように、この発明にかかる出カバソファ回路によ
れば、従来の出力データ出力直前に出力データ信号を“
Ｈ”と“Ｌ１０間の一定レベルにイコライズするレベル
設定手段を設けたので、半導体記憶装置のアクセスタイ
ムを速くすることができる効果がある。
れば、従来の出力データ出力直前に出力データ信号を“
Ｈ”と“Ｌ１０間の一定レベルにイコライズするレベル
設定手段を設けたので、半導体記憶装置のアクセスタイ
ムを速くすることができる効果がある。
第１図はこの発明の一実施例による出カバ７フア回路の
構成図、第２図は上記出力バッファ回路の各信号のタイ
ミングチャート図、第３図はこの発明の他の実施例によ
る出カバソファ回路の構成図、第４図は従来の出力バッ
ファ回路の構成図、第５図は従来の出カバソファ回路の
各信号のタイミングチャート図である。 図において、１はＮＡＮＤ回路、２はＮＯＲ回路、３，
６．１０はＰチャネルＭＯＳトランジスタ、４．７〜９
，１５はＮチャネルＭＯＳトランジスタ、５はデータ出
力端子、１１はＡＴＤ回路、１２はセンスアンプ、１３
は出力制御回路、１４゜１８はレベル設定回路、１６．
１７はＮＯＴ回路、ｄ、、ｄ２は出力データ信号である
。 なお図中同一符号は同−又は相当部分を示す。
構成図、第２図は上記出力バッファ回路の各信号のタイ
ミングチャート図、第３図はこの発明の他の実施例によ
る出カバソファ回路の構成図、第４図は従来の出力バッ
ファ回路の構成図、第５図は従来の出カバソファ回路の
各信号のタイミングチャート図である。 図において、１はＮＡＮＤ回路、２はＮＯＲ回路、３，
６．１０はＰチャネルＭＯＳトランジスタ、４．７〜９
，１５はＮチャネルＭＯＳトランジスタ、５はデータ出
力端子、１１はＡＴＤ回路、１２はセンスアンプ、１３
は出力制御回路、１４゜１８はレベル設定回路、１６．
１７はＮＯＴ回路、ｄ、、ｄ２は出力データ信号である
。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）センスアンプからの出力及び出力制御回路からの
出力を入力とするＮＡＮＤ回路と、上記センスアンプか
らの出力及び上記出力制御回路からの出力を入力とする
ＮＯＲ回路と、上記ＮＡＮＤ回路からの出力と上記ＮＯ
Ｒ回路からの出力を入力としてデータ出力端子にＨレベ
ルあるいはＬレベルのデータを出力する出力回路とを有
する半導体記憶装置の出力バッファ回路において、 上記データの出力直前に上記データ出力端子の電位を、
出力すべきレベルに近い一定のレベルに設定するレベル
設定手段を備えたことを特徴とする出力バッファ回路。 - （２）上記レベル設定手段は、入力アドレス信号の変化
を検出してパルスを発生するＡＴＤ回路の出力パルスに
より制御されるものであることを特徴とする、特許請求
の範囲第１項記載の出力バッファ回路。 - （３）上記一定のレベルは、“Ｌ”レベルと“Ｈ”レベ
ルとの間のレベルであることを特徴とする特許請求の範
囲第１項または第２項記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128590A JPS62285296A (ja) | 1986-06-03 | 1986-06-03 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128590A JPS62285296A (ja) | 1986-06-03 | 1986-06-03 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285296A true JPS62285296A (ja) | 1987-12-11 |
Family
ID=14988516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61128590A Pending JPS62285296A (ja) | 1986-06-03 | 1986-06-03 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285296A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200819A (ja) * | 1988-02-05 | 1989-08-14 | Toshiba Corp | メモリ集積回路 |
| JPH0213120A (ja) * | 1988-04-12 | 1990-01-17 | Samsung Electron Co Ltd | 半導体装置におけるデータ出力バッファー回路 |
| JPH0323714A (ja) * | 1989-05-31 | 1991-01-31 | Hyundai Electron Ind Co Ltd | 集積回路の出力バッファー回路 |
| US5005156A (en) * | 1988-12-27 | 1991-04-02 | Nec Corporation | Semiconductor device having output buffer circuit controlled by output control signal |
| US5299158A (en) * | 1992-06-16 | 1994-03-29 | Hewlett-Packard Company | Memory device with multiple read ports |
| US5590087A (en) * | 1993-05-05 | 1996-12-31 | Hewlett-Packard Company | Multi-ported data storage device with improved cell stability |
-
1986
- 1986-06-03 JP JP61128590A patent/JPS62285296A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200819A (ja) * | 1988-02-05 | 1989-08-14 | Toshiba Corp | メモリ集積回路 |
| JPH0213120A (ja) * | 1988-04-12 | 1990-01-17 | Samsung Electron Co Ltd | 半導体装置におけるデータ出力バッファー回路 |
| US5005156A (en) * | 1988-12-27 | 1991-04-02 | Nec Corporation | Semiconductor device having output buffer circuit controlled by output control signal |
| JPH0323714A (ja) * | 1989-05-31 | 1991-01-31 | Hyundai Electron Ind Co Ltd | 集積回路の出力バッファー回路 |
| US5299158A (en) * | 1992-06-16 | 1994-03-29 | Hewlett-Packard Company | Memory device with multiple read ports |
| US5590087A (en) * | 1993-05-05 | 1996-12-31 | Hewlett-Packard Company | Multi-ported data storage device with improved cell stability |
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