JP2702265B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2702265B2 JP2702265B2 JP2229280A JP22928090A JP2702265B2 JP 2702265 B2 JP2702265 B2 JP 2702265B2 JP 2229280 A JP2229280 A JP 2229280A JP 22928090 A JP22928090 A JP 22928090A JP 2702265 B2 JP2702265 B2 JP 2702265B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にセル情報差電位
増幅回路動作に関する。
増幅回路動作に関する。
従来の半導体記憶装置のデジットに発生したセル情報
差電位の増幅回路（以後センス回路と称する）は、第２
図に示すように、Pchフリップフロップ８とセンスアン
プデジット信号帰還Nchフリップフロップ９とセンスア
ンプ10とで構成されている。
差電位の増幅回路（以後センス回路と称する）は、第２
図に示すように、Pchフリップフロップ８とセンスアン
プデジット信号帰還Nchフリップフロップ９とセンスア
ンプ10とで構成されている。
センス動作コントロール回路13は、Ｐチャネル（ch）
フリップフロップ活性化信号1,ワード線（デコーダ）活
性化信号12,センスアンプデジット信号帰還Nchフリップ
フロップ活性化信号3,セルデジット・センスアンプデジ
ット分離信号4,センスアンプ活性化信号５を発生させ
る。書き込みコントロール回路20は、書き込みコントロ
ール信号18を発生させる。データアンプ16,書き込みド
ライバ17はI/Oバス14に接続されている。ロウデコーダ1
1は、ワード線に接続されている。カラムデコーダ15
は、カラムスイッチ19内のトランジスタのゲートに接続
されている。
フリップフロップ活性化信号1,ワード線（デコーダ）活
性化信号12,センスアンプデジット信号帰還Nchフリップ
フロップ活性化信号3,セルデジット・センスアンプデジ
ット分離信号4,センスアンプ活性化信号５を発生させ
る。書き込みコントロール回路20は、書き込みコントロ
ール信号18を発生させる。データアンプ16,書き込みド
ライバ17はI/Oバス14に接続されている。ロウデコーダ1
1は、ワード線に接続されている。カラムデコーダ15
は、カラムスイッチ19内のトランジスタのゲートに接続
されている。
次に動作について説明する。
最初、セルデジット6,センスアンプデジット7,Pchフ
リップフロップ活性化信号1,センスアンプデジット信号
帰還Nchフリップフロップ活性化信号３は1/2Vccレベル
となっている。
リップフロップ活性化信号1,センスアンプデジット信号
帰還Nchフリップフロップ活性化信号３は1/2Vccレベル
となっている。
まず、ワード線２を選択し、セルデジット６、センス
アンプデジット７にセル情報を出す。そして、充分に信
号量差がペアデジット間に発生した所で、センスアンプ
活性化信号５を活性化状態にする。その時にセルデジッ
トセンスアンプデジット分離信号４をハイレベルからロ
ーレベルにする。これは、センスアンプデジット７の増
幅速度を上げるためである。
アンプデジット７にセル情報を出す。そして、充分に信
号量差がペアデジット間に発生した所で、センスアンプ
活性化信号５を活性化状態にする。その時にセルデジッ
トセンスアンプデジット分離信号４をハイレベルからロ
ーレベルにする。これは、センスアンプデジット７の増
幅速度を上げるためである。
その時、セルデジット６にローレベルを伝えるため、
センスアンプデジット信号帰還Nchフリップフロップ活
性化信号３も活性化状態にする。その後、セルにハイレ
ベルを伝えるため、Pchフリップフロップ活性化信号１
を活性化状態にする。
センスアンプデジット信号帰還Nchフリップフロップ活
性化信号３も活性化状態にする。その後、セルにハイレ
ベルを伝えるため、Pchフリップフロップ活性化信号１
を活性化状態にする。
以上で、センス動作を完了する。セルにデータを書く
ときは、カラムデコード15によりカラムスイッチ19を開
け書き込みコントロール信号18がハイレベルになる事に
より、書き込みドライバ17が活性化し、センスアンプデ
ジット７を反転させ、センスアンプデジット信号帰還フ
リップフロップ９により、セルデジット６を反転させ
る。
ときは、カラムデコード15によりカラムスイッチ19を開
け書き込みコントロール信号18がハイレベルになる事に
より、書き込みドライバ17が活性化し、センスアンプデ
ジット７を反転させ、センスアンプデジット信号帰還フ
リップフロップ９により、セルデジット６を反転させ
る。
以上が、従来のセンス回路の動作である。
しかし、従来のセンス回路は、データを書き込む時セ
ンスアンプデジット信号帰還Nchフリップフロップ９に
よりPchフリップフロップ８を反転させねばならず、セ
ルデジット６に抵抗がついた場合、セルデジット６を反
転させるのに時間がかかるという問題点があった。
ンスアンプデジット信号帰還Nchフリップフロップ９に
よりPchフリップフロップ８を反転させねばならず、セ
ルデジット６に抵抗がついた場合、セルデジット６を反
転させるのに時間がかかるという問題点があった。
本発明の目的は、前記問題点が解決され、セルデジッ
トをすみやかに反転できるようにした半導体記憶装置を
提供することにある。
トをすみやかに反転できるようにした半導体記憶装置を
提供することにある。
本発明の構成は、第１のフリッププロップと、一対の
セルデジットと、第２のフリッププロップと、一対のト
ランスファゲートと、一対のセンスアンプデジットとが
縦続接続された半導体記憶装置において、前記一対のセ
ルデジットと前記一対のセンスアンプデジットとをそれ
ぞれ接続する前記一対のトランスファゲートが、センス
動作制御回路からの信号によりセンスアンプ増幅時に非
活性化され、書き込み時には書き込み制御回路からの書
き込み信号により直接的に制御されて活性化されるよう
にしたことを特徴とする。
セルデジットと、第２のフリッププロップと、一対のト
ランスファゲートと、一対のセンスアンプデジットとが
縦続接続された半導体記憶装置において、前記一対のセ
ルデジットと前記一対のセンスアンプデジットとをそれ
ぞれ接続する前記一対のトランスファゲートが、センス
動作制御回路からの信号によりセンスアンプ増幅時に非
活性化され、書き込み時には書き込み制御回路からの書
き込み信号により直接的に制御されて活性化されるよう
にしたことを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例の半導体記憶装置を示すブ
ロック図である。
ロック図である。
第１図において、本実施例は、書き込みコントロール
回路20からの書き込みコントロール信号18とセンス動作
コントロール回路13からのセルデジット・センスアンプ
デジット分離信号４とをORゲート21を介してトランスフ
ァーゲート22に印加している。その他の回路ブロックは
第２図と同様である。Pchフリップフロップ８は、一対
のＰチャネルMOSトランジスタからなり、それぞれドレ
インをセルデジット６に接続し、ソースを共通接続し、
ゲートを互いに他方のドレインに接続している。Nchフ
リップフロップ９も、一対のＮチャネルMOSトランジス
タからなる。
回路20からの書き込みコントロール信号18とセンス動作
コントロール回路13からのセルデジット・センスアンプ
デジット分離信号４とをORゲート21を介してトランスフ
ァーゲート22に印加している。その他の回路ブロックは
第２図と同様である。Pchフリップフロップ８は、一対
のＰチャネルMOSトランジスタからなり、それぞれドレ
インをセルデジット６に接続し、ソースを共通接続し、
ゲートを互いに他方のドレインに接続している。Nchフ
リップフロップ９も、一対のＮチャネルMOSトランジス
タからなる。
セルデジットセンスアンプデジット分離信号４は、書
き込みコントロール信号18がハイレベルになる事によ
り、ハイレベルになるようになっている。
き込みコントロール信号18がハイレベルになる事によ
り、ハイレベルになるようになっている。
センス動作完了までは、従来のセンス回路と同じであ
るが、書き込み時センスデジット・センスアンプ分離信
号４がハイレベルとなり、書き込みドライバ17がセンス
アンプデジット７だけでなくセルデジット６をも直接反
転させる。
るが、書き込み時センスデジット・センスアンプ分離信
号４がハイレベルとなり、書き込みドライバ17がセンス
アンプデジット７だけでなくセルデジット６をも直接反
転させる。
このように、本実施例は、ダイナミックセルが接続さ
れているペアデジット（以後セルデジットと称する）の
片方のセルデジット６にもう一方のセルデジット６をゲ
ートに接続したPchトランジスタのドレインを接続し、
もう一方のセルデジット６にも同様の構成とし、それら
のソースをお互いに接続し、更にそれらのペアセルデジ
ットにもう一方のセンスアンプが接続されたデジット
（以後センスアンプデジット７と称する）をゲートに接
続したNchトランジスタのドレインを接続し、もう一方
のセンスアンプデジット7,セルデジットにも同様の構成
としているそれらのNchトランジスタのソースをお互い
に接続し、かつそれらセルデジット６とセンスアンプデ
ジット７をセンスアンプ活性化時に非活性化し、かつ書
き込み時には活性化するトランスファーゲート22が設け
られている。
れているペアデジット（以後セルデジットと称する）の
片方のセルデジット６にもう一方のセルデジット６をゲ
ートに接続したPchトランジスタのドレインを接続し、
もう一方のセルデジット６にも同様の構成とし、それら
のソースをお互いに接続し、更にそれらのペアセルデジ
ットにもう一方のセンスアンプが接続されたデジット
（以後センスアンプデジット７と称する）をゲートに接
続したNchトランジスタのドレインを接続し、もう一方
のセンスアンプデジット7,セルデジットにも同様の構成
としているそれらのNchトランジスタのソースをお互い
に接続し、かつそれらセルデジット６とセンスアンプデ
ジット７をセンスアンプ活性化時に非活性化し、かつ書
き込み時には活性化するトランスファーゲート22が設け
られている。
以上説明したように、本発明は、書き込み時セルデジ
ット・センスアンプデジット分離信号をハイレベルにす
るので、書き込みドライバが直接セルデジットまで反転
させる事ができ、書き込み時の時間が短かくてすむとい
う効果を有する。
ット・センスアンプデジット分離信号をハイレベルにす
るので、書き込みドライバが直接セルデジットまで反転
させる事ができ、書き込み時の時間が短かくてすむとい
う効果を有する。
第１図は本発明の一実施例の半導体記憶装置を示すブロ
ック図、第２図は従来の半導体記憶装置を示すブロック
図である。 １……Pchフリップフロップ活性化信号、２……ワード
線、３……センスアンプデジット信号帰還Nchフリップ
フロップ活性化信号、４……セルデジット・センスアン
プデジット分離信号、５……センスアンプ活性化信号、
６……セルデジット、７……センスアンプデジット、８
……Pchフリップフロップ、９……センスアンプデジッ
ト信号帰還Nchフリップフロップ、10……センスアン
プ、11……ロウデコーダ、12……ワード線（デコーダ）
活性化信号、13……センス動作コントロール回路、14…
…I/Oバス、15……カラムデコーダ、16……データアン
プ、17……書き込みドライバ、18……書き込みコントロ
ール信号、19……カラムスイッチ、20……書き込みコン
トロール回路、21……ORゲート。
ック図、第２図は従来の半導体記憶装置を示すブロック
図である。 １……Pchフリップフロップ活性化信号、２……ワード
線、３……センスアンプデジット信号帰還Nchフリップ
フロップ活性化信号、４……セルデジット・センスアン
プデジット分離信号、５……センスアンプ活性化信号、
６……セルデジット、７……センスアンプデジット、８
……Pchフリップフロップ、９……センスアンプデジッ
ト信号帰還Nchフリップフロップ、10……センスアン
プ、11……ロウデコーダ、12……ワード線（デコーダ）
活性化信号、13……センス動作コントロール回路、14…
…I/Oバス、15……カラムデコーダ、16……データアン
プ、17……書き込みドライバ、18……書き込みコントロ
ール信号、19……カラムスイッチ、20……書き込みコン
トロール回路、21……ORゲート。
Claims (1)
- 【請求項１】第１のフリッププロップと、一対のセルデ
ジットと、第２のフリッププロップと、一対のトランス
ファゲートと、一対のセンスアンプデジットとが縦続接
続された半導体記憶装置において、前記一対のセルデジ
ットと前記一対のセンスアンプデジットとをそれぞれ接
続する前記一対のトランスファゲートが、センス動作制
御回路からの信号によりセンスアンプ増幅時に非活性化
され、書き込み時には書き込み制御回路からの書き込み
信号により直接的に制御されて活性化されるようにした
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229280A JP2702265B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229280A JP2702265B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111291A JPH04111291A (ja) | 1992-04-13 |
| JP2702265B2 true JP2702265B2 (ja) | 1998-01-21 |
Family
ID=16889643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229280A Expired - Fee Related JP2702265B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702265B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4322645B2 (ja) | 2003-11-28 | 2009-09-02 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1990
- 1990-08-30 JP JP2229280A patent/JP2702265B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04111291A (ja) | 1992-04-13 |
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Legal Events
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|---|---|---|---|
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