JPH07306840A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH07306840A JPH07306840A JP9857694A JP9857694A JPH07306840A JP H07306840 A JPH07306840 A JP H07306840A JP 9857694 A JP9857694 A JP 9857694A JP 9857694 A JP9857694 A JP 9857694A JP H07306840 A JPH07306840 A JP H07306840A
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- cpu
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Abstract
(57)【要約】
【目的】本発明に係るコンピュータシステムは、データ
を双方向に送受可能である。 【構成】本発明に係るコンピュータシステムは、第１の
ＣＰＵ１と第２のＣＰＵ２とを有し、これらのＣＰＵ
１、２が相互にデータの交換を行うコンピュータシステ
ムにおいて、前記第１のＣＰＵ１がデータを書き込み、
前記第２のＣＰＵ２がデータを読み出すための第１の記
憶手段３と、前記第２のＣＰＵ２がデータを書き込み、
前記第１のＣＰＵ１がデータを読み出すための第２の記
憶手段４と、前記第１の記憶手段３にデータを書き込ん
だことを第２のＣＰＵ２に通知し、また、前記第２の記
憶手段４にデータを書き込んだことを第１のＣＰＵ１に
通知するための割込信号を送出する割込回路７とを備え
る。
を双方向に送受可能である。 【構成】本発明に係るコンピュータシステムは、第１の
ＣＰＵ１と第２のＣＰＵ２とを有し、これらのＣＰＵ
１、２が相互にデータの交換を行うコンピュータシステ
ムにおいて、前記第１のＣＰＵ１がデータを書き込み、
前記第２のＣＰＵ２がデータを読み出すための第１の記
憶手段３と、前記第２のＣＰＵ２がデータを書き込み、
前記第１のＣＰＵ１がデータを読み出すための第２の記
憶手段４と、前記第１の記憶手段３にデータを書き込ん
だことを第２のＣＰＵ２に通知し、また、前記第２の記
憶手段４にデータを書き込んだことを第１のＣＰＵ１に
通知するための割込信号を送出する割込回路７とを備え
る。
Description
【０００１】
【産業上の利用分野】この発明は、ＰＢＸのラインカー
ド等に搭載され、２つのＣＰＵにより構成されるコンピ
ュータシステムに関するものである。
ド等に搭載され、２つのＣＰＵにより構成されるコンピ
ュータシステムに関するものである。
【０００２】
【従来の技術】従来、ＰＢＸのラインカードには、交換
の制御を行っている制御部とデータ送受を行うＣＰＵ
と、端末との間でデータ送受を行うＣＰＵとが搭載され
ている。これら２つのＣＰＵは、相互にデータを交換し
て動作する必要があり、そのために図５に示される構成
を採用していた。
の制御を行っている制御部とデータ送受を行うＣＰＵ
と、端末との間でデータ送受を行うＣＰＵとが搭載され
ている。これら２つのＣＰＵは、相互にデータを交換し
て動作する必要があり、そのために図５に示される構成
を採用していた。
【０００３】つまり、交換の制御を行っている制御部と
データ送受を行う第１のＣＰＵ１０１と、端末との間で
データ送受を行う第２のＣＰＵ１０２とに、メモリ等に
より構成される記憶装置１０３を接続する。それぞれの
ＣＰＵ１０１、１０２は、それぞれ、アドレスアサイナ
１０５、１０６を介して記憶装置１０３をアクセスし、
データバス８を介してデータのリードライトを行う。
データ送受を行う第１のＣＰＵ１０１と、端末との間で
データ送受を行う第２のＣＰＵ１０２とに、メモリ等に
より構成される記憶装置１０３を接続する。それぞれの
ＣＰＵ１０１、１０２は、それぞれ、アドレスアサイナ
１０５、１０６を介して記憶装置１０３をアクセスし、
データバス８を介してデータのリードライトを行う。
【０００４】このシステムにおいては、記憶装置１０３
に対するデータのリードライトを管理するため、割込回
路１０４が設けられている。この割込回路１０４を用い
て、第１のＣＰＵ１０１と第２のＣＰＵ１０２とは、図
６に示すフローチャートの手順により動作を行う。第１
のＣＰＵ１０１は、第２のＣＰＵ１０２へ送出すべきデ
ータがあるか否かを検出し（Ｓ６１）、データが生じる
と第１のＣＰＵ１０１は記憶装置１０３へデータを書き
込み（Ｓ６２）、割込回路１０４へデータの読み出し要
求を書き込む（Ｓ６４）。これにより、第２のＣＰＵ１
０２では、割込入力端子に割込回路１０４から割込信号
を受けることになる。そこで、第２のＣＰＵ１０２は、
記憶装置１０３からデータを読み出し（Ｓ６４）、ステ
ータス出力端子から読み出し完了を示すステータスを割
込回路１０４へ送出し、記憶装置１０３が空になったこ
とを示す（Ｓ６５）。ここで、第１のＣＰＵ１０１が割
込回路１０４から第２のＣＰＵ１０２により送出された
ステータスによるデータを何時読み出すかは自由であ
る。
に対するデータのリードライトを管理するため、割込回
路１０４が設けられている。この割込回路１０４を用い
て、第１のＣＰＵ１０１と第２のＣＰＵ１０２とは、図
６に示すフローチャートの手順により動作を行う。第１
のＣＰＵ１０１は、第２のＣＰＵ１０２へ送出すべきデ
ータがあるか否かを検出し（Ｓ６１）、データが生じる
と第１のＣＰＵ１０１は記憶装置１０３へデータを書き
込み（Ｓ６２）、割込回路１０４へデータの読み出し要
求を書き込む（Ｓ６４）。これにより、第２のＣＰＵ１
０２では、割込入力端子に割込回路１０４から割込信号
を受けることになる。そこで、第２のＣＰＵ１０２は、
記憶装置１０３からデータを読み出し（Ｓ６４）、ステ
ータス出力端子から読み出し完了を示すステータスを割
込回路１０４へ送出し、記憶装置１０３が空になったこ
とを示す（Ｓ６５）。ここで、第１のＣＰＵ１０１が割
込回路１０４から第２のＣＰＵ１０２により送出された
ステータスによるデータを何時読み出すかは自由であ
る。
【０００５】一方、ステップＳ６１において第２のＣＰ
Ｕ１０２へ送出すべきデータがないことを検出したとき
は、第１のＣＰＵ１０１は、第２のＣＰＵ１０２から第
１のＣＰＵ１０１へ送出すべきデータがあるか否かを割
込回路１０４から該当データを読み出して検出しており
（Ｓ６６）、データがあると第２のＣＰＵ１０２に対
し、記憶装置１０３へのデータ書き込み要求を割込回路
１０４を介して送出する（Ｓ６７）。つまり、割込回路
１０４に対しデータ書き込み要求をセットすると第２の
ＣＰＵ１０２の割込入力端子に対し割込回路１０４から
データ書き込み要求の割込信号が送出される。この割込
信号を受けて、ＣＰＵ１０２は記憶装置１０３へデータ
を書き込むとともに（Ｓ６８）、割込回路１０４にデー
タの書き込みを示すステータスを出力して記憶装置１０
３にデータがあることを第１のＣＰＵ１０１へ通知して
おく（Ｓ６９）。つまり上記ステータス送出により割込
回路１０４にデータの書き込みを示すフラグがセットさ
れ、第１のＣＰＵ１０１が割込回路１０４から読み出し
を行って第２のＣＰＵ１０２による記憶装置１０３への
データの書き込みを検出し、記憶装置１０３からデータ
を読み出す（Ｓ７０）。ここにおいても、第１のＣＰＵ
１０１が割込回路１０４から第２のＣＰＵ１０２により
送出されたステータスによるデータを何時読み出すか及
び記憶装置１０３のデータを何時読み出すかは自由であ
る。
Ｕ１０２へ送出すべきデータがないことを検出したとき
は、第１のＣＰＵ１０１は、第２のＣＰＵ１０２から第
１のＣＰＵ１０１へ送出すべきデータがあるか否かを割
込回路１０４から該当データを読み出して検出しており
（Ｓ６６）、データがあると第２のＣＰＵ１０２に対
し、記憶装置１０３へのデータ書き込み要求を割込回路
１０４を介して送出する（Ｓ６７）。つまり、割込回路
１０４に対しデータ書き込み要求をセットすると第２の
ＣＰＵ１０２の割込入力端子に対し割込回路１０４から
データ書き込み要求の割込信号が送出される。この割込
信号を受けて、ＣＰＵ１０２は記憶装置１０３へデータ
を書き込むとともに（Ｓ６８）、割込回路１０４にデー
タの書き込みを示すステータスを出力して記憶装置１０
３にデータがあることを第１のＣＰＵ１０１へ通知して
おく（Ｓ６９）。つまり上記ステータス送出により割込
回路１０４にデータの書き込みを示すフラグがセットさ
れ、第１のＣＰＵ１０１が割込回路１０４から読み出し
を行って第２のＣＰＵ１０２による記憶装置１０３への
データの書き込みを検出し、記憶装置１０３からデータ
を読み出す（Ｓ７０）。ここにおいても、第１のＣＰＵ
１０１が割込回路１０４から第２のＣＰＵ１０２により
送出されたステータスによるデータを何時読み出すか及
び記憶装置１０３のデータを何時読み出すかは自由であ
る。
【０００６】
【発明が解決しようとする課題】以上の通り、従来のコ
ンピュータシステムにおいては、一方のＣＰＵが他方の
ＣＰＵの記憶装置に対する書き込み、読み出しについて
指揮権を有しており、この指揮権による書き込み要求が
なければ、他方のＣＰＵがデータを書き込むことができ
ず、場合によっては本来、記憶装置に書き込むべきデー
タが失われてしまうことがあった。また、記憶装置に対
してデータが書き込まれ読み出しが行われていないとき
には、読み出しが行われるまでデータを書き込むことが
できず、いずれのＣＰＵにとってもデータの書き込み待
ち時間が多くなり、効率的なデータの送受を行い得ない
という問題点が生じていた。
ンピュータシステムにおいては、一方のＣＰＵが他方の
ＣＰＵの記憶装置に対する書き込み、読み出しについて
指揮権を有しており、この指揮権による書き込み要求が
なければ、他方のＣＰＵがデータを書き込むことができ
ず、場合によっては本来、記憶装置に書き込むべきデー
タが失われてしまうことがあった。また、記憶装置に対
してデータが書き込まれ読み出しが行われていないとき
には、読み出しが行われるまでデータを書き込むことが
できず、いずれのＣＰＵにとってもデータの書き込み待
ち時間が多くなり、効率的なデータの送受を行い得ない
という問題点が生じていた。
【０００７】本発明はこの様な従来のコンピュータシス
テムの問題点を解決せんとしてなされたもので、その目
的は、２つのＣＰＵがデータを送受する場合に、これを
効率良く行い得るコンピュータシステムを提供すること
である。
テムの問題点を解決せんとしてなされたもので、その目
的は、２つのＣＰＵがデータを送受する場合に、これを
効率良く行い得るコンピュータシステムを提供すること
である。
【０００８】
【課題を解決するための手段】そこで請求項１に記載の
発明では、第１のＣＰＵと第２のＣＰＵとを有し、これ
らのＣＰＵが相互にデータの交換を行うコンピュータシ
ステムにおいて、前記第１のＣＰＵがデータを書き込
み、前記第２のＣＰＵがデータを読み出すための第１の
記憶手段と、前記第２のＣＰＵがデータを書き込み、前
記第１のＣＰＵがデータを読み出すための第２の記憶手
段と、前記第１の記憶手段にデータを書き込んだことを
第２のＣＰＵに通知し、また、前記第２の記憶手段にデ
ータを書き込んだことを第１のＣＰＵに通知するための
割込信号を送出する割込回路とを備えさせてコンピュー
タシステムを構成するようにした。
発明では、第１のＣＰＵと第２のＣＰＵとを有し、これ
らのＣＰＵが相互にデータの交換を行うコンピュータシ
ステムにおいて、前記第１のＣＰＵがデータを書き込
み、前記第２のＣＰＵがデータを読み出すための第１の
記憶手段と、前記第２のＣＰＵがデータを書き込み、前
記第１のＣＰＵがデータを読み出すための第２の記憶手
段と、前記第１の記憶手段にデータを書き込んだことを
第２のＣＰＵに通知し、また、前記第２の記憶手段にデ
ータを書き込んだことを第１のＣＰＵに通知するための
割込信号を送出する割込回路とを備えさせてコンピュー
タシステムを構成するようにした。
【０００９】また、請求項２に記載の発明では、第１の
ＣＰＵと第２のＣＰＵとを有し、これらのＣＰＵが相互
にデータの交換を行うコンピュータシステムにおいて、
前記第１のＣＰＵがデータを書き込み、前記第２のＣＰ
Ｕがデータを読み出すための第１の記憶手段と、前記第
２のＣＰＵがデータを書き込み、前記第１のＣＰＵがデ
ータを読み出すための第２の記憶手段と、前記第１の記
憶手段のデータを読み出したことを第１のＣＰＵに通知
し、また、前記第２の記憶手段のデータを読み出したこ
とを第２のＣＰＵに通知するための割込信号を送出する
割込回路とを備えさせてコンピュータシステムを構成し
た。
ＣＰＵと第２のＣＰＵとを有し、これらのＣＰＵが相互
にデータの交換を行うコンピュータシステムにおいて、
前記第１のＣＰＵがデータを書き込み、前記第２のＣＰ
Ｕがデータを読み出すための第１の記憶手段と、前記第
２のＣＰＵがデータを書き込み、前記第１のＣＰＵがデ
ータを読み出すための第２の記憶手段と、前記第１の記
憶手段のデータを読み出したことを第１のＣＰＵに通知
し、また、前記第２の記憶手段のデータを読み出したこ
とを第２のＣＰＵに通知するための割込信号を送出する
割込回路とを備えさせてコンピュータシステムを構成し
た。
【００１０】また、請求項３に記載の発明では、割込回
路は、第１のＣＰＵからデータバスの所定ビット使用し
て送出されるデータと、第２のＣＰＵから送出されるス
テータスと、当該割込み回路に対する選択信号と、割込
回路に対するリードライト信号により制御されて、対応
の通知を第１のＣＰＵまたは第２のＣＰＵに対して行う
ことを特徴とする。
路は、第１のＣＰＵからデータバスの所定ビット使用し
て送出されるデータと、第２のＣＰＵから送出されるス
テータスと、当該割込み回路に対する選択信号と、割込
回路に対するリードライト信号により制御されて、対応
の通知を第１のＣＰＵまたは第２のＣＰＵに対して行う
ことを特徴とする。
【００１１】更に、請求項４に記載の発明では、割込回
路が、第１のフリップフロップと、第２のフリップフロ
ップとを備えており、前記第１のフリップフロップの出
力が第１の記憶手段に対するデータの書き込みを通知す
る信号となり、この第１のフリップフロップのクリアが
前記第１の記憶手段からのデータの読み出し通知の信号
により行われ、前記第２のフリップフロップの出力が第
２の記憶手段からのデータの読み出し通知の信号とな
り、この第２のフリップフロップのクリアが第２の記憶
手段に対するデータの書き込みを通知する信号となって
いることを特徴とする。
路が、第１のフリップフロップと、第２のフリップフロ
ップとを備えており、前記第１のフリップフロップの出
力が第１の記憶手段に対するデータの書き込みを通知す
る信号となり、この第１のフリップフロップのクリアが
前記第１の記憶手段からのデータの読み出し通知の信号
により行われ、前記第２のフリップフロップの出力が第
２の記憶手段からのデータの読み出し通知の信号とな
り、この第２のフリップフロップのクリアが第２の記憶
手段に対するデータの書き込みを通知する信号となって
いることを特徴とする。
【００１２】
【作用】請求項１に記載の発明によると、第１のＣＰＵ
がデータを書き込み、第２のＣＰＵがデータを読み出す
ための第１の記憶手段と、前記第２のＣＰＵがデータを
書き込み、前記第１のＣＰＵがデータを読み出すための
第２の記憶手段とが備えられているため、それぞれの記
憶手段を用いてデータを双方向に送受可能である。しか
も、割込回路により、第１の記憶手段にデータを書き込
んだことを第２のＣＰＵに通知し、また、前記第２の記
憶手段にデータを書き込んだことを第１のＣＰＵに通知
するための割込信号を送出するので、一方のＣＰＵが指
揮権を持つことなく、適切なデータの送受を可能とす
る。
がデータを書き込み、第２のＣＰＵがデータを読み出す
ための第１の記憶手段と、前記第２のＣＰＵがデータを
書き込み、前記第１のＣＰＵがデータを読み出すための
第２の記憶手段とが備えられているため、それぞれの記
憶手段を用いてデータを双方向に送受可能である。しか
も、割込回路により、第１の記憶手段にデータを書き込
んだことを第２のＣＰＵに通知し、また、前記第２の記
憶手段にデータを書き込んだことを第１のＣＰＵに通知
するための割込信号を送出するので、一方のＣＰＵが指
揮権を持つことなく、適切なデータの送受を可能とす
る。
【００１３】また、請求項２に記載の発明によると、割
込回路により、第１の記憶手段のデータを読み出したこ
とを第１のＣＰＵに通知し、また、前記第２の記憶手段
のデータを読み出したことを第２のＣＰＵに通知するた
めの割り込み信号を送出するようにしているため、一方
のＣＰＵが指揮権を持つことなく、適切なデータの送受
を可能とする。
込回路により、第１の記憶手段のデータを読み出したこ
とを第１のＣＰＵに通知し、また、前記第２の記憶手段
のデータを読み出したことを第２のＣＰＵに通知するた
めの割り込み信号を送出するようにしているため、一方
のＣＰＵが指揮権を持つことなく、適切なデータの送受
を可能とする。
【００１４】また、請求項３に記載の発明によると、第
１のＣＰＵはデータバスの所定ビット使用してデータを
送出して、また、第２のＣＰＵはステータスを送出する
ことにより、割込回路を制御でき、従来の制御を変更す
ることなく、適切なデータの送受を可能とする。
１のＣＰＵはデータバスの所定ビット使用してデータを
送出して、また、第２のＣＰＵはステータスを送出する
ことにより、割込回路を制御でき、従来の制御を変更す
ることなく、適切なデータの送受を可能とする。
【００１５】更に、請求項４に記載の発明によると、割
込回路が、第１のフリップフロップと、第２のフリップ
フロップとを備えており、これをセット及びクリアする
ことにより、第１、第２の記憶手段のデータのリードラ
イト通知が適切に行われ、双方向のデータ送受が効率良
くなされる。
込回路が、第１のフリップフロップと、第２のフリップ
フロップとを備えており、これをセット及びクリアする
ことにより、第１、第２の記憶手段のデータのリードラ
イト通知が適切に行われ、双方向のデータ送受が効率良
くなされる。
【００１６】
【実施例】以下添付図面を参照して、本発明の実施例に
係るコンピュータシステムを説明する。図１には、実施
例に係るコンピュータシステムの構成例が示されてい
る。交換の制御を行っている制御部とデータ送受を行う
第１のＣＰＵ１と、端末との間でデータ送受を行う第２
のＣＰＵ２とに、例えば、デュアルポートＲＡＭにより
構成される記憶装置第１の記憶手段３、第２の記憶手段
４を接続する。第１の記憶手段３では、第１のＣＰＵ１
がデータバス８−１を介してデータを書き込み、第２の
ＣＰＵ２がデータバス８−２を介してデータを読み出
す。第２の記憶手段４では、第２のＣＰＵ２がデータバ
ス８−２を介してデータを書き込み、第１のＣＰＵ１が
データバス８−１を介してデータを読み出す。第１のＣ
ＰＵ１はアドレスアサイナ５を介して、第２のＣＰＵ２
はアドレスアサイナ６を介して、それぞれ第１の記憶手
段３及び第２の記憶手段４をアクセスする。アドレスア
サイナ５の出力、データバス８−１のデータ、第２のＣ
ＰＵ２からの割込要求信号が入力される割込回路７は、
第１のＣＰＵ１、第２のＣＰＵ２に対してデータを第１
の記憶手段３、第２記憶手段４にデータが書き込まれた
ことをそれぞれ通知する割込みを発生する。割込回路７
は、第１の記憶手段３のデータが読み出されたことを第
１のＣＰＵ１へデータバス８−１の１ビットを用いて通
知可能とし、第２記憶手段４のデータが読み出されたこ
とを第２のＣＰＵ２に対して割込信号を用いて通知す
る。
係るコンピュータシステムを説明する。図１には、実施
例に係るコンピュータシステムの構成例が示されてい
る。交換の制御を行っている制御部とデータ送受を行う
第１のＣＰＵ１と、端末との間でデータ送受を行う第２
のＣＰＵ２とに、例えば、デュアルポートＲＡＭにより
構成される記憶装置第１の記憶手段３、第２の記憶手段
４を接続する。第１の記憶手段３では、第１のＣＰＵ１
がデータバス８−１を介してデータを書き込み、第２の
ＣＰＵ２がデータバス８−２を介してデータを読み出
す。第２の記憶手段４では、第２のＣＰＵ２がデータバ
ス８−２を介してデータを書き込み、第１のＣＰＵ１が
データバス８−１を介してデータを読み出す。第１のＣ
ＰＵ１はアドレスアサイナ５を介して、第２のＣＰＵ２
はアドレスアサイナ６を介して、それぞれ第１の記憶手
段３及び第２の記憶手段４をアクセスする。アドレスア
サイナ５の出力、データバス８−１のデータ、第２のＣ
ＰＵ２からの割込要求信号が入力される割込回路７は、
第１のＣＰＵ１、第２のＣＰＵ２に対してデータを第１
の記憶手段３、第２記憶手段４にデータが書き込まれた
ことをそれぞれ通知する割込みを発生する。割込回路７
は、第１の記憶手段３のデータが読み出されたことを第
１のＣＰＵ１へデータバス８−１の１ビットを用いて通
知可能とし、第２記憶手段４のデータが読み出されたこ
とを第２のＣＰＵ２に対して割込信号を用いて通知す
る。
【００１７】図２には、割込回路７の構成ブロック図が
示されている。割込回路７には、第１の記憶手段３にデ
ータが書き込まれたことを通知するためのフリップフロ
ップ１１と、第２の記憶手段４からデータが読み出され
たことを通知するためのフリップフロップ１２とが備え
られている。これらフリップフロップ１１、１２はアド
レスアサイナ５から出力される当該割込回路７を指定す
る信号ＳＥＬとライト信号ＷＲとがＬレベルのとき、そ
れぞれデータバス８−１の最下位ビット及びその次のビ
ットを取り込み、第２のＣＰＵ２へ割込み信号として送
出し、また、第２のＣＰＵ２からのステータスによりク
リアされる。また、フリップフロップ１１の出力はアド
レスアサイナ５の当該割込回路７を指定する信号ＳＥＬ
とリード信号ＲＤとがＬレベルのときに、３ステートバ
ッファ１５を介してデータバス８−１の最下位ビットに
読み出される。ナンドゲート１３は３ステートバッファ
１５を制御するためのゲートであり、アンドゲート１４
はフリップフロップ１１、１２へクロックを与えるため
のゲートである。フリップフロップ１２に対するクリア
信号は第１のＣＰＵ１へ、第２の記憶手段４にデータが
書き込まれたことを通知する割込信号として与えられ
る。
示されている。割込回路７には、第１の記憶手段３にデ
ータが書き込まれたことを通知するためのフリップフロ
ップ１１と、第２の記憶手段４からデータが読み出され
たことを通知するためのフリップフロップ１２とが備え
られている。これらフリップフロップ１１、１２はアド
レスアサイナ５から出力される当該割込回路７を指定す
る信号ＳＥＬとライト信号ＷＲとがＬレベルのとき、そ
れぞれデータバス８−１の最下位ビット及びその次のビ
ットを取り込み、第２のＣＰＵ２へ割込み信号として送
出し、また、第２のＣＰＵ２からのステータスによりク
リアされる。また、フリップフロップ１１の出力はアド
レスアサイナ５の当該割込回路７を指定する信号ＳＥＬ
とリード信号ＲＤとがＬレベルのときに、３ステートバ
ッファ１５を介してデータバス８−１の最下位ビットに
読み出される。ナンドゲート１３は３ステートバッファ
１５を制御するためのゲートであり、アンドゲート１４
はフリップフロップ１１、１２へクロックを与えるため
のゲートである。フリップフロップ１２に対するクリア
信号は第１のＣＰＵ１へ、第２の記憶手段４にデータが
書き込まれたことを通知する割込信号として与えられ
る。
【００１８】第１のＣＰＵ１及び第２のＣＰＵ２は、図
３に示されるようなフローチャートのに対応して動作す
るためのプログラムを有し、これを使用して第１の記憶
手段３のデータの送受に係る制御を行うので以下に説明
する。第１のＣＰＵ１では、第２のＣＰＵ２へ送出すべ
きデータが発生したか否かを監視している（Ｓ３１）。
第２のＣＰＵ２へ送出すべきデータが発生すると、第１
のＣＰＵ１はアドレスアサイナ５に対し割込回路７を指
定する信号ＳＥＬとリード信号ＲＤとがＬレベルとなる
ようにアドレスを出力する。すると、ナンドゲート１３
がその出力をＬレベルとするので、３ステートバッファ
１５が出力状態となり、フリップフロップ１１のＱ端子
の出力を反転してデータバス８−１の最下位ビットへ送
出する。第１のＣＰＵ１はこの最下位ビット（Ｄ０）を
取り込み、第１の記憶手段３の空塞を検出する（Ｓ３
２）。つまり、第１の記憶手段３からデータを読み出す
と第２のＣＰＵ２はフリップフロップ１１へクリア信号
を与えるので、フリップフロップ１１のＱ端子の出力は
Ｌレベルとなる。従って、データバス８−１の最下位ビ
ットがＨレベルのときには、第１の記憶手段３が空であ
ることになる。第１の記憶手段３が空であるときには、
第１のＣＰＵ１は第２のＣＰＵ２に送出すべきデータを
第１の記憶手段３へ書き込み（Ｓ３３）、アドレスアサ
イナ５に対し割込回路７を指定する信号ＳＥＬとライト
信号ＷＲとがＬレベルとなるようにアドレスを出力す
る。すると、アンドゲート１４がその出力をＨレベルと
するので、フリップフロップ１１、１２のクロック端子
ｃｋにクロックが与えられる。このとき同時に第１のＣ
ＰＵ１は、データバス８−１の最下位ビットへＨレベル
を送出する（最下位ビットの次のビットはＬレベル）。
これによって、フリップフロップ１１がセット状態とな
り、そのＱ端子の出力がＨレベルとなり、第２のＣＰＵ
２へ、第１の記憶手段３にデータが書き込まれた旨の割
込信号が与えられる（Ｓ３４）。割込みを受けた第２の
ＣＰＵ２は、割込みの優先度に従って処理を行い、第１
の記憶手段３からデータを読み出すことになる（Ｓ３
５）。読み出しを終了すると、第２のＣＰＵ２はフリッ
プフロップ１１へクリア信号を与えるので、フリップフ
ロップ１１のＱ端子の出力はＬレベルとなり、第１の記
憶手段３が空であることが示される（Ｓ３６）。
３に示されるようなフローチャートのに対応して動作す
るためのプログラムを有し、これを使用して第１の記憶
手段３のデータの送受に係る制御を行うので以下に説明
する。第１のＣＰＵ１では、第２のＣＰＵ２へ送出すべ
きデータが発生したか否かを監視している（Ｓ３１）。
第２のＣＰＵ２へ送出すべきデータが発生すると、第１
のＣＰＵ１はアドレスアサイナ５に対し割込回路７を指
定する信号ＳＥＬとリード信号ＲＤとがＬレベルとなる
ようにアドレスを出力する。すると、ナンドゲート１３
がその出力をＬレベルとするので、３ステートバッファ
１５が出力状態となり、フリップフロップ１１のＱ端子
の出力を反転してデータバス８−１の最下位ビットへ送
出する。第１のＣＰＵ１はこの最下位ビット（Ｄ０）を
取り込み、第１の記憶手段３の空塞を検出する（Ｓ３
２）。つまり、第１の記憶手段３からデータを読み出す
と第２のＣＰＵ２はフリップフロップ１１へクリア信号
を与えるので、フリップフロップ１１のＱ端子の出力は
Ｌレベルとなる。従って、データバス８−１の最下位ビ
ットがＨレベルのときには、第１の記憶手段３が空であ
ることになる。第１の記憶手段３が空であるときには、
第１のＣＰＵ１は第２のＣＰＵ２に送出すべきデータを
第１の記憶手段３へ書き込み（Ｓ３３）、アドレスアサ
イナ５に対し割込回路７を指定する信号ＳＥＬとライト
信号ＷＲとがＬレベルとなるようにアドレスを出力す
る。すると、アンドゲート１４がその出力をＨレベルと
するので、フリップフロップ１１、１２のクロック端子
ｃｋにクロックが与えられる。このとき同時に第１のＣ
ＰＵ１は、データバス８−１の最下位ビットへＨレベル
を送出する（最下位ビットの次のビットはＬレベル）。
これによって、フリップフロップ１１がセット状態とな
り、そのＱ端子の出力がＨレベルとなり、第２のＣＰＵ
２へ、第１の記憶手段３にデータが書き込まれた旨の割
込信号が与えられる（Ｓ３４）。割込みを受けた第２の
ＣＰＵ２は、割込みの優先度に従って処理を行い、第１
の記憶手段３からデータを読み出すことになる（Ｓ３
５）。読み出しを終了すると、第２のＣＰＵ２はフリッ
プフロップ１１へクリア信号を与えるので、フリップフ
ロップ１１のＱ端子の出力はＬレベルとなり、第１の記
憶手段３が空であることが示される（Ｓ３６）。
【００１９】第１のＣＰＵ１及び第２のＣＰＵ２は、図
４に示されるようなフローチャートのに対応して動作す
るためのプログラムを有し、これを使用して第２の記憶
手段４のデータの送受に係る制御を行うので以下に説明
する。第２のＣＰＵ２では、第１のＣＰＵ１へ送出すべ
きデータが発生したか否かを監視している（Ｓ４１）。
第２のＣＰＵ２は第１のＣＰＵ１へ送出すべきデータが
発生すると、割込入力端子を介してフリップフロップ１
２のＱ端子の出力を取り込み第２の記憶手段４の空塞を
検出する（Ｓ４２）。つまり、第１のＣＰＵは第２の記
憶手段４からデータを読み出したときには、フリップフ
ロップ１２をセット状態とするので、Ｑ端子の出力はＨ
レベルとなる。従って、信号線２３の信号レベルがＨレ
ベルであるときには、第２の記憶手段４が空であること
になる。第２の記憶手段４が空であるときには、第２の
ＣＰＵ２は第１のＣＰＵ１に送出すべきデータを第２の
記憶手段４へ書き込み（Ｓ４３）、フリップフロップ１
２をクリアするステータス（Ｌレベル）を信号線２５を
介して送出する。このステータスは第１のＣＰＵ１の割
込入力端子へ信号線２１を介して送られるように構成さ
れ、第１のＣＰＵ１に対し、第２の記憶手段４にデータ
が書き込まれた旨の割込信号が与えられる（Ｓ４４）。
割込みを受けた第１のＣＰＵ１は、割込みの優先度に従
って処理を行い、第２の記憶手段４からデータを読み出
すことになる（Ｓ４５）。読み出しを終了すると、第１
のＣＰＵ１は、アドレスアサイナ５に対し割込回路７を
指定する信号ＳＥＬとライト信号ＷＲとがＬレベルとな
るようにアドレスを出力する。すると、アンドゲート１
４がその出力をＨレベルとするので、フリップフロップ
１１、１２のクロック端子ｃｋにクロックが与えられ
る。このとき同時に第１のＣＰＵ１は、データバス８−
１の最下位ビットの次のビット（Ｄ１）へＨレベルを送
出する（最下位ビットはＬレベル）。これによって、フ
リップフロップ１２がセット状態となり、そのＱ端子の
出力がＨレベルとなり、第２のＣＰＵ２へ、第２の記憶
手段４のデータを読み出した旨（第２の記憶手段２が空
である旨）の割込信号が与えられる（Ｓ４６）。
４に示されるようなフローチャートのに対応して動作す
るためのプログラムを有し、これを使用して第２の記憶
手段４のデータの送受に係る制御を行うので以下に説明
する。第２のＣＰＵ２では、第１のＣＰＵ１へ送出すべ
きデータが発生したか否かを監視している（Ｓ４１）。
第２のＣＰＵ２は第１のＣＰＵ１へ送出すべきデータが
発生すると、割込入力端子を介してフリップフロップ１
２のＱ端子の出力を取り込み第２の記憶手段４の空塞を
検出する（Ｓ４２）。つまり、第１のＣＰＵは第２の記
憶手段４からデータを読み出したときには、フリップフ
ロップ１２をセット状態とするので、Ｑ端子の出力はＨ
レベルとなる。従って、信号線２３の信号レベルがＨレ
ベルであるときには、第２の記憶手段４が空であること
になる。第２の記憶手段４が空であるときには、第２の
ＣＰＵ２は第１のＣＰＵ１に送出すべきデータを第２の
記憶手段４へ書き込み（Ｓ４３）、フリップフロップ１
２をクリアするステータス（Ｌレベル）を信号線２５を
介して送出する。このステータスは第１のＣＰＵ１の割
込入力端子へ信号線２１を介して送られるように構成さ
れ、第１のＣＰＵ１に対し、第２の記憶手段４にデータ
が書き込まれた旨の割込信号が与えられる（Ｓ４４）。
割込みを受けた第１のＣＰＵ１は、割込みの優先度に従
って処理を行い、第２の記憶手段４からデータを読み出
すことになる（Ｓ４５）。読み出しを終了すると、第１
のＣＰＵ１は、アドレスアサイナ５に対し割込回路７を
指定する信号ＳＥＬとライト信号ＷＲとがＬレベルとな
るようにアドレスを出力する。すると、アンドゲート１
４がその出力をＨレベルとするので、フリップフロップ
１１、１２のクロック端子ｃｋにクロックが与えられ
る。このとき同時に第１のＣＰＵ１は、データバス８−
１の最下位ビットの次のビット（Ｄ１）へＨレベルを送
出する（最下位ビットはＬレベル）。これによって、フ
リップフロップ１２がセット状態となり、そのＱ端子の
出力がＨレベルとなり、第２のＣＰＵ２へ、第２の記憶
手段４のデータを読み出した旨（第２の記憶手段２が空
である旨）の割込信号が与えられる（Ｓ４６）。
【００２０】斯して、第１のＣＰＵ１と第２のＣＰＵ２
とは、それぞれ別の記憶手段３、４を用いて方向性の異
なるデータの送受を同時に行うことが可能となる。しか
も、相互に割込みを行うので、一方に指揮権がある場合
と比べて、割込みを行ってデータを読み出させて、次の
データ送信（格納）に備えることができ、データが送ら
れずに消失する可能性を少なくする。また、第１のＣＰ
Ｕ１が割込みを受ける以外には、従来と同様に第１のＣ
ＰＵ１がデータバスを用いて割込回路７を制御し、第２
のＣＰＵ２がステータスを用いて割込回路７を制御する
ように構成してあり、制御を大きく変えることなく、適
切なデータの送受が可能となる。
とは、それぞれ別の記憶手段３、４を用いて方向性の異
なるデータの送受を同時に行うことが可能となる。しか
も、相互に割込みを行うので、一方に指揮権がある場合
と比べて、割込みを行ってデータを読み出させて、次の
データ送信（格納）に備えることができ、データが送ら
れずに消失する可能性を少なくする。また、第１のＣＰ
Ｕ１が割込みを受ける以外には、従来と同様に第１のＣ
ＰＵ１がデータバスを用いて割込回路７を制御し、第２
のＣＰＵ２がステータスを用いて割込回路７を制御する
ように構成してあり、制御を大きく変えることなく、適
切なデータの送受が可能となる。
【００２１】
【発明の効果】以上説明したように発明によれば、記憶
手段を用いてデータを双方向に送受可能である。そし
て、請求項１の発明では、割込回路により、第１の記憶
手段にデータを書き込んだことを第２のＣＰＵに通知
し、また、前記第２の記憶手段にデータを書き込んだこ
とを第１のＣＰＵに通知するための割込信号を送出する
ようにしているので、一方のＣＰＵが指揮権を持つこと
なく、適切なデータの送受を可能とする。
手段を用いてデータを双方向に送受可能である。そし
て、請求項１の発明では、割込回路により、第１の記憶
手段にデータを書き込んだことを第２のＣＰＵに通知
し、また、前記第２の記憶手段にデータを書き込んだこ
とを第１のＣＰＵに通知するための割込信号を送出する
ようにしているので、一方のＣＰＵが指揮権を持つこと
なく、適切なデータの送受を可能とする。
【００２２】また、請求項２に記載の発明よれば、読み
出しを相互に通知しているために、記憶手段への書き込
みを適切に行うことができ、一方のＣＰＵが指揮権を持
つことなく、適切なデータの送受を可能とする。
出しを相互に通知しているために、記憶手段への書き込
みを適切に行うことができ、一方のＣＰＵが指揮権を持
つことなく、適切なデータの送受を可能とする。
【００２３】また、請求項３に記載の発明によれば、第
１のＣＰＵはデータバスの所定ビット使用して、また、
第２のＣＰＵはステータスを送出することにより、割込
回路を制御するので、従来の制御を大きく変更すること
なく、適切なデータの送受を可能とする。
１のＣＰＵはデータバスの所定ビット使用して、また、
第２のＣＰＵはステータスを送出することにより、割込
回路を制御するので、従来の制御を大きく変更すること
なく、適切なデータの送受を可能とする。
【００２４】更に請求項４に記載の発明によれば、割込
回路が、第１のフリップフロップと、第２のフリップフ
ロップとを備えており、これをセット及びクリアするこ
とにより、第１、第２の記憶手段のデータのリードライ
ト通知が適切に行われ、双方向のデータ送受が効率良く
なされる。
回路が、第１のフリップフロップと、第２のフリップフ
ロップとを備えており、これをセット及びクリアするこ
とにより、第１、第２の記憶手段のデータのリードライ
ト通知が適切に行われ、双方向のデータ送受が効率良く
なされる。
【図１】本発明の実施例に係るコンピュータシステムの
構成図。
構成図。
【図２】本発明の実施例に係るコンピュータシステムの
要部の詳細構成図。
要部の詳細構成図。
【図３】本発明の実施例に係るコンピュータシステムの
動作を説明するためのフローチャート。
動作を説明するためのフローチャート。
【図４】本発明の実施例に係るコンピュータシステムの
動作を説明するためのフローチャート。
動作を説明するためのフローチャート。
【図５】従来例に係るコンピュータシステムの構成図。
【図６】従来例に係るコンピュータシステムの動作を説
明するためのフローチャート。
明するためのフローチャート。
１ 第１のＣＰＵ ２ 第２のＣ
ＰＵ ３ 第１の記憶手段 ４ 第２の記
憶手段 ５、６ アドレスアサイナ ７ 割込回路 ８−１、８−２ データバス １１、１２
フリップフロップ １３ ナンドゲート １４ アンド
ゲート １５ ３ステートバッファ
ＰＵ ３ 第１の記憶手段 ４ 第２の記
憶手段 ５、６ アドレスアサイナ ７ 割込回路 ８−１、８−２ データバス １１、１２
フリップフロップ １３ ナンドゲート １４ アンド
ゲート １５ ３ステートバッファ
Claims (4)
- 【請求項１】 第１のＣＰＵと第２のＣＰＵとを有し、
これらのＣＰＵが相互にデータの交換を行うコンピュー
タシステムにおいて、 前記第１のＣＰＵがデータを書き込み、前記第２のＣＰ
Ｕがデータを読み出すための第１の記憶手段と、 前記第２のＣＰＵがデータを書き込み、前記第１のＣＰ
Ｕがデータを読み出すための第２の記憶手段と、 前記第１の記憶手段にデータを書き込んだことを第２の
ＣＰＵに通知し、また、前記第２の記憶手段にデータを
書き込んだことを第１のＣＰＵに通知するための割込信
号を送出する割込回路とを備えることを特徴とするコン
ピュータシステム。 - 【請求項２】 第１のＣＰＵと第２のＣＰＵとを有し、
これらのＣＰＵが相互にデータの交換を行うコンピュー
タシステムにおいて、 前記第１のＣＰＵがデータを書き込み、前記第２のＣＰ
Ｕがデータを読み出すための第１の記憶手段と、 前記第２のＣＰＵがデータを書き込み、前記第１のＣＰ
Ｕがデータを読み出すための第２の記憶手段と、 前記第１の記憶手段のデータを読み出したことを第１の
ＣＰＵに通知し、また、前記第２の記憶手段のデータを
読み出したことを第２のＣＰＵに通知するための割込信
号を送出する割込回路とを備えることを特徴とするコン
ピュータシステム。 - 【請求項３】 割込回路は、第１のＣＰＵからデータバ
スの所定ビット使用して送出されるデータと、第２のＣ
ＰＵから送出されるステータスと、当該割込み回路に対
する選択信号と、前記割込回路に対するリードライト信
号により制御されて、対応の通知を第１のＣＰＵまたは
第２のＣＰＵに対して行うことを特徴とするコンピュー
タシステム。 - 【請求項４】 割込回路は、第１のフリップフロップ
と、第２のフリップフロップとを備え、 前記第１のフリップフロップの出力が第１の記憶手段に
対するデータの書き込みを通知する信号となり、この第
１のフリップフロップのクリアが前記第１の記憶手段か
らのデータの読み出し通知の信号により行われ、 前記第２のフリップフロップの出力が第２の記憶手段か
らのデータの読み出し通知の信号となり、この第２のフ
リップフロップのクリアが第２の記憶手段に対するデー
タの書き込みを通知する信号となっていることを特徴と
するコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9857694A JPH07306840A (ja) | 1994-05-12 | 1994-05-12 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9857694A JPH07306840A (ja) | 1994-05-12 | 1994-05-12 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07306840A true JPH07306840A (ja) | 1995-11-21 |
Family
ID=14223501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9857694A Withdrawn JPH07306840A (ja) | 1994-05-12 | 1994-05-12 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07306840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907480B2 (en) | 2001-07-11 | 2005-06-14 | Seiko Epson Corporation | Data processing apparatus and data input/output apparatus and data input/output method |
-
1994
- 1994-05-12 JP JP9857694A patent/JPH07306840A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907480B2 (en) | 2001-07-11 | 2005-06-14 | Seiko Epson Corporation | Data processing apparatus and data input/output apparatus and data input/output method |
| JP2010152926A (ja) * | 2001-07-11 | 2010-07-08 | Seiko Epson Corp | データ処理装置、データ入出力装置およびデータ入出力方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |