JPS63217444A

JPS63217444A - 多重ポ−トメモリ

Info

Publication number: JPS63217444A
Application number: JP5164587A
Authority: JP
Inventors: Yoshifumi Sasamoto; 笹本　芳文
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1988-09-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は複数のポートを有する多重ポートメモリに関す
る。

（従来の技術）従来の多重ポートメモリにおいては、あるポートに接続
された情報処理装置からは、他のポートからアクセスさ
れた状況をＹ！！接知ることができない、従って、多重
ポートメモリの特定エリアにポート毎のアクセス状況の
管理テーブルを設ける等のソウトウエア管理でアクセス
の状況を把握することが提案されている。

第２図はメモリ内容の同一化を図ることにより処理の連
続性を実現する所謂、二重化プロセッサシステムに用い
られる従来のデニアルポートメモリを示したブロック図
である。

第２図に示すように２個のポート５ａ、５ｂを有するメ
モリ２ａ、２ｂの一方のポート５ａとプロセッサｌａ、
ｌｂとが共通のバス３を介して相互に接続されている。

従って、バス３からのデータはポート５ａを介して一対
のメモリ２ａ、　２ｂに同時に書き込むことができる。

（発明が解決しようとする問題点）しかしながら、メモリ２ａ、２ｂのそれぞれのポート５
ｂに接続されるバス４ａとバス４ｂは互いに独立してお
り、このバス４ａ又は４ｂを介して特定のデータが書き
込まれると、メモリ２ａと２ｂの記憶情報が互いに異な
ってしまう。

二重化プロセッサシステムの系切換、例えばメモリの切
換を行なう場合は一対のメモリ１ａと１ｂの記憶内容を
同一にする必要がある。ところが、第２図の従来のデュ
アルポートメモリでは両メモリの記憶内容を確実に同一
にするには各メモリｌａ、ｌｂの全ての記憶内容をコピ
ーしなければならず、手間を要した。

また、管理テーブルを設けて、アクセスの状況を把握す
る場合には、メモリに対するデータの書き込みのアクセ
スと同時に管理テーブル自体に対してもアクセスする必
要がある。メモリだけでなく管理テーブルにもアクセス
すると、アクセスの頻度が増加し、メモリの処理能力が
低下してしまうという欠点があった。

本発明は上記問題点に鑑みてなされたもので、任意の一
つのポートから他のポートのアクセス状況を容易に把握
することのできる多重ポートメモリを提供することを目
的とする。

（問題点を解決するための手段）前述の問題点を解決するなめに本発明が提供する多重ポ
ートメモリは、複数のポートを有する記憶手段と、前記
複数のポートに相応する数のバスと、各バスを介して入
力する情報を該情報の属するポート側に調整する調整手
段と、該Ｗ＠整手段の出力に基づいて前記情報を前記記
憶手段の対応するポートから入力して書き込む書込選択
手段と、該書き込みがなされたときのフラグ情報を前記
ポート毎に記憶するフラグ情報記憶手段と、該フラグ情
報を前記ポート毎に読み出すフラグ情報読出手段とを設
けたことを特徴とする。

（実施例）第１図は本発明の一実施例を示したブロック図である。

第１図において、１４はアクセス調停回路（ＡＢＴ）で
あり、２つのポート２１ａと２１ｂを有している。デー
タバス１１ａ、アドレスバス１２ａ及びコントロールバ
ス１３ａはポート２１ａ側に属するバスであり、データ
バス１１ｂ、アドレスバス１２ｂ及びコントロールバス
１３ｂはポート２１ｂ側に属するバスである。データバ
ス１１ａ、　１１ｂはデータセレクタ（ＤＳＥＬ）１５
に接続され、アドレスバス１２ａ。

１２ｂはアドレスセレクタ（ＡＳＥＬ）１６に接続され
、コントロールバス１３ａ　、　１３ｂはコントロール
セレクタ（Ｃ３ＥＬ１１７に接続されている。また、ア
クセス調停回路１４は一対のポート２１ａと２１ｂに入
力したコントロール信号２２ａ、２２ｂに基づいていず
れのポート側の情報を記憶するかを調整し、調整の結果
の信号、例えばポート２１ａに属するバスの情報を選択
する旨の指令信号１４ａをデータセレクタ１５．アドレ
スセレクタ１６及びコントロールセレクタ１７に出力す
る。指令信号１４ａを受けたデータセレクタ１５．アド
レスセレクタ１６及びコントロールセレクタ１７の各セ
レクタは双方の入力信号のうち、指令信号１４ａに応じ
て一方の情報、即ちこの例ではポート２１ａに属するバ
スの情報を選択してメモリ１８に出力する。メモリ１８
はポート２１ａに属するバスの情報、即ちアドレスバス
１２ａで指定されたアドレスに対してデータバス１１ａ
のデータ情報を格納する。フラグ情報記憶部１９は、ア
クセス調停回路１４とアドレスセレクタ１６がらの各信
号を入力しており、ポート２１ｂに属するバスのデータ
情報がメモリ１８に書き込まれたときだけ、該書き込み
がなされた旨の信号、例えば“１′″と、書き込みがな
されたメモリ１８のアドレスとで成るフラグ情報を記憶
する。このフラグ情報ｔｅａは、ポート２１ａから読み
出しを指令する旨のコントロール信号２２ａが入力した
時だけ出力される。即ち、メモリ１８の記憶情報の読み
出しを指令する旨のコントロール信号２２ａがポート２
１ａに入力すると、アクセス調停回路１４は指令信号１
４ａを前述したデータセレクタ１５．アドレスセレクタ
１６．コントロールセレクタ１７に出力すると同時にフ
ラグ情報記憶部１９に出力する。フラグ情報記憶部１９
は指令信号１４ａを入力すると、アドレスセレクタ１６
から出力される信号１６ａによって指定されたアドレス
に対応するフラグ情報１９ａを出力する。従って、ボー
）２１ａ側からのアクセスによって、反対側のポート２
１ｂ側からデータの書き込みがあったが否かを知ること
ができる。　尚、上記の実施例は、ポート２１ａからの
アクセスがあったときだけフラグ情報１９ａを出力する
ように構成したが、逆の場合、即ち、ポート２１ｂから
アクセスがあったときにポート２１ａからのデータの書
き込みを示すフラグ情報を出力するようにしてもよい。

また、フラグ情報記憶部１９に対して独立した制御線を
接続し、この制御線を介してフラグ情報を単独に読み出
すようにしてもよい。

（発明の効果）以上説明したように本発明は、第１図に示した本発明の
デュアルポートメモリを第２図に示した二重化システム
に適用すると、二重化システムの系切換時のメモリのコ
ピーを実行するに際してフラグ情報が示すアドレスの領
域に対してのみコピーを実行すればよく、系切換時のり
カバリ一時間を大巾に短縮することができる。

更に、フラグ情報により他のポートからの書き込みを知
ることが可能であるから、多重メモリを用いた情報処理
装置相互間での通信の割込制御情報としてフラグ情報を
用いることができ、このような多重ポートメモリ方式は
従来のルックイン方式に比べ、迅速なメツセージ通信が
実現できる。

このように本発明の多重ポートメモリを適用すると、高
い処理能力を有する多様なシステム構成を実現すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の二重化プロセッサシステムに用いられるデュアル
ポートメモリを示したブロック図である。Ｉａ、ｌｂ・・・プロセッサ、２ａ、２ｂ・・・デュア
ルポートメモリ、３．４ａ、４ｂ−バス、１１ａ。１１ｂ・・・データバス、１２ａ　、　１２ｂ・・・ア
ドレスバス、１３ａ　、　１３ｂ・・・コントロールバ
ス、１４・・・アクセス調停回路、１５・・・データセ
レクタ、１６・・・アドレスセレクタ、１７・・・コン
トロール信号セレクタ、１８・・・メモリ、１９・・・
フラグ情報記憶部。

Claims

【特許請求の範囲】

複数のポートを有する記憶手段と、前記複数のポートに
相応する数のバスと、各バスを介して入力する情報を該
情報の属するポート別に調整する調整手段と、該調整手
段の出力に基づいて前記情報を前記記憶手段の対応する
ポートから入力して書き込む書込選択手段と、該書き込
みがなされたときのフラグ情報を前記ポート毎に記憶す
るフラグ情報記憶手段と、該フラグ情報を前記ポート毎
に読み出すフラグ情報読出手段とを設けたことを特徴と
する多重ポートメモリ。