JPH0832413A - 同期式ラッチ回路 - Google Patents
同期式ラッチ回路Info
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- JPH0832413A JPH0832413A JP6163455A JP16345594A JPH0832413A JP H0832413 A JPH0832413 A JP H0832413A JP 6163455 A JP6163455 A JP 6163455A JP 16345594 A JP16345594 A JP 16345594A JP H0832413 A JPH0832413 A JP H0832413A
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- clock
- input
- latch circuit
- output
- data
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】 (修正有)
【目的】素子数及び消費電力の少ない同期式ラッチ回路
を提供する。 【構成】同期式ラッチ回路はラッチ部11とクロック生
成部19によって構成され、ラッチ部11は、入力端2
10と、入力に入力端210が接続され内部クロックに
より導通非導通が制御されるトランスファゲート180
と、入力にトランスファゲート180の出力が入力され
たラッチ回路190と、ラッチ回路190の出力が入力
される出力端220とにより構成され、クロック生成部
19は、入力される外部クロックの一方のエッジに応答
して外部クロックと同一周波数であるとともに外部クロ
ックのハイレベルよりも短いハイレベルを有する内部ク
ロックを出力するよう構成される。
を提供する。 【構成】同期式ラッチ回路はラッチ部11とクロック生
成部19によって構成され、ラッチ部11は、入力端2
10と、入力に入力端210が接続され内部クロックに
より導通非導通が制御されるトランスファゲート180
と、入力にトランスファゲート180の出力が入力され
たラッチ回路190と、ラッチ回路190の出力が入力
される出力端220とにより構成され、クロック生成部
19は、入力される外部クロックの一方のエッジに応答
して外部クロックと同一周波数であるとともに外部クロ
ックのハイレベルよりも短いハイレベルを有する内部ク
ロックを出力するよう構成される。
Description
【0001】
【産業上の利用分野】本発明は、同期式ラッチ回路に関
し、特にクロックの一方のエッジに同期してラッチ動作
する同期式ラッチ回路に関する。
し、特にクロックの一方のエッジに同期してラッチ動作
する同期式ラッチ回路に関する。
【0002】
【従来技術】同期式ラッチ回路は、入力されるデータを
クロックの一方の反転エッジに同期して取り込み、次に
当該一方の反転エッジが現れるまで保持することが要求
される。このような同期式ラッチ回路としては、マスタ
ー・スレーブ型が一般に用いられている。
クロックの一方の反転エッジに同期して取り込み、次に
当該一方の反転エッジが現れるまで保持することが要求
される。このような同期式ラッチ回路としては、マスタ
ー・スレーブ型が一般に用いられている。
【0003】同期式スタティックランダムアクセスメモ
リ(同期式SRAM)のアドレスが入力されるアドレス
バッファとして、8ビットのアドレス入力バッファをマ
スター・スレーブ型の同期式ラッチ回路により構成した
ものを図5に示す。かかる同期式ラッチ回路はラッチ部
1乃至8と、各ラッチ部に内部クロックを供給するクロ
ック生成部9とから構成される。ただし、ラッチ部1乃
至8は、全て同一の回路構成であるので、一つのラッチ
部1のみ図示している。ラッチ部1は、クロック生成部
9で生成された内部クロックCLKINに同期して動作
する。内部クロックCLKINは、インバータ130を
直列接続して構成されるクロック生成部9により外部ク
ロックCLKOUTを遅延して生成される。ラッチ部1
は、データ入力端10と、データ入力端に入力が接続さ
れたアドレスデータ入力のためのインバータ20と、イ
ンバータ20の出力が接続され当該インバータによって
反転したアドレスデータをさらに反転するためのインバ
ータ30と、P型トランジスタとN型トランジスタとを
並列に接続しP型トランジスタのゲートに内部クロック
CLKINが、N型トランジスタのゲートに内部クロッ
クCLKINをインバータ40によって反転した信号が
入力されインバータ30の出力が入力されたマスター側
のトランスファゲート50と、2個のインバータの入力
と出力とを第1の節点及び第2の節点を介して接続しか
つ第1の節点にトランスファゲート50の出力が入力さ
れたマスター側のラッチ回路60と、入力にラッチ回路
60の第2の節点からの出力が入力されたインバータ7
0とを有する。さらに、P型トランジスタとN型トラン
ジスタとを並列に接続しN型トランジスタのゲートに内
部クロックCLKINが、P型トランジスタのゲートに
内部クロックCLKINをインバータ80によって反転
した信号が入力され入力にインバータ70の出力が入力
されたスレーブ側のトランスファゲート90と、2個の
インバータの入力と出力とを接続し入力にトランスファ
ゲート90の出力が入力されたスレーブ側のラッチ回路
100と、入力にラッチ回路100の出力が入力された
インバータ110と、インバータ110の出力が入力さ
れた出力端120とによって構成されている。
リ(同期式SRAM)のアドレスが入力されるアドレス
バッファとして、8ビットのアドレス入力バッファをマ
スター・スレーブ型の同期式ラッチ回路により構成した
ものを図5に示す。かかる同期式ラッチ回路はラッチ部
1乃至8と、各ラッチ部に内部クロックを供給するクロ
ック生成部9とから構成される。ただし、ラッチ部1乃
至8は、全て同一の回路構成であるので、一つのラッチ
部1のみ図示している。ラッチ部1は、クロック生成部
9で生成された内部クロックCLKINに同期して動作
する。内部クロックCLKINは、インバータ130を
直列接続して構成されるクロック生成部9により外部ク
ロックCLKOUTを遅延して生成される。ラッチ部1
は、データ入力端10と、データ入力端に入力が接続さ
れたアドレスデータ入力のためのインバータ20と、イ
ンバータ20の出力が接続され当該インバータによって
反転したアドレスデータをさらに反転するためのインバ
ータ30と、P型トランジスタとN型トランジスタとを
並列に接続しP型トランジスタのゲートに内部クロック
CLKINが、N型トランジスタのゲートに内部クロッ
クCLKINをインバータ40によって反転した信号が
入力されインバータ30の出力が入力されたマスター側
のトランスファゲート50と、2個のインバータの入力
と出力とを第1の節点及び第2の節点を介して接続しか
つ第1の節点にトランスファゲート50の出力が入力さ
れたマスター側のラッチ回路60と、入力にラッチ回路
60の第2の節点からの出力が入力されたインバータ7
0とを有する。さらに、P型トランジスタとN型トラン
ジスタとを並列に接続しN型トランジスタのゲートに内
部クロックCLKINが、P型トランジスタのゲートに
内部クロックCLKINをインバータ80によって反転
した信号が入力され入力にインバータ70の出力が入力
されたスレーブ側のトランスファゲート90と、2個の
インバータの入力と出力とを接続し入力にトランスファ
ゲート90の出力が入力されたスレーブ側のラッチ回路
100と、入力にラッチ回路100の出力が入力された
インバータ110と、インバータ110の出力が入力さ
れた出力端120とによって構成されている。
【0004】このマスター・スレーブ型の同期式ラッチ
回路は、図6に示すタイミングで動作する。内部クロッ
クCLKINがロウレベルの間、マスター側のトランス
ファゲート50は導通状態となり、入力端10に入力さ
れたアドレスデータはインバータ20及び30を介して
マスター側のラッチ回路60に取り込まれる。このと
き、スレーブ側のトランスファゲート90は、マスター
側のトランスファゲート50とは逆に、非導通状態とな
り、マスター側のラッチ回路60の出力は図6のNに示
すようになる。次に、内部クロックCLKINがローレ
ベルからハイレベルになるとマスター側のトランスファ
ゲート50は非導通状態となり、反対にスレーブ側のト
ランスファゲート90は導通状態となってマスター側の
ラッチ回路60に保持されたアドレスデータは、インバ
ータ70及びトランスファゲート90を介してスレーブ
側のラッチ回路100に取り込まれ、スレーブ側のラッ
チ回路100に取り込まれたアドレスデータはインバー
タ110を介して出力端120に出力される。スレーブ
側のラッチ回路100に取り込まれたアドレスデータ
は、次にスレーブ側のトランスファゲート90が導通状
態となるまでの間、すなわち、次に内部クロックCLK
INがローレベルを経てハイレベルになるまでの間保持
される。
回路は、図6に示すタイミングで動作する。内部クロッ
クCLKINがロウレベルの間、マスター側のトランス
ファゲート50は導通状態となり、入力端10に入力さ
れたアドレスデータはインバータ20及び30を介して
マスター側のラッチ回路60に取り込まれる。このと
き、スレーブ側のトランスファゲート90は、マスター
側のトランスファゲート50とは逆に、非導通状態とな
り、マスター側のラッチ回路60の出力は図6のNに示
すようになる。次に、内部クロックCLKINがローレ
ベルからハイレベルになるとマスター側のトランスファ
ゲート50は非導通状態となり、反対にスレーブ側のト
ランスファゲート90は導通状態となってマスター側の
ラッチ回路60に保持されたアドレスデータは、インバ
ータ70及びトランスファゲート90を介してスレーブ
側のラッチ回路100に取り込まれ、スレーブ側のラッ
チ回路100に取り込まれたアドレスデータはインバー
タ110を介して出力端120に出力される。スレーブ
側のラッチ回路100に取り込まれたアドレスデータ
は、次にスレーブ側のトランスファゲート90が導通状
態となるまでの間、すなわち、次に内部クロックCLK
INがローレベルを経てハイレベルになるまでの間保持
される。
【0005】このように、2組のラッチ回路60、10
0と、2組のトランスファゲート50、90とを使用し
てマスター・スレーブ型のラッチ部を構成することによ
り、図6のDATAに示すように入力されたデータA0
とA1との間に他のデータもしくはデータが不確定の期
間があっても、出力端120には図6のOUTに示すよ
うにデータA0とA1が連続して出力され、データA0
とA1との間に不所望なデータ等が出力されることを防
止している。
0と、2組のトランスファゲート50、90とを使用し
てマスター・スレーブ型のラッチ部を構成することによ
り、図6のDATAに示すように入力されたデータA0
とA1との間に他のデータもしくはデータが不確定の期
間があっても、出力端120には図6のOUTに示すよ
うにデータA0とA1が連続して出力され、データA0
とA1との間に不所望なデータ等が出力されることを防
止している。
【0006】
【発明が解決しようとする課題】上述のマスター・スレ
ーブ型の同期式ラッチ回路では、1ビットのデータを保
持するためにラッチ部として10個のインバータと2組
のトランスファゲートがクロック発生部として4個のイ
ンバータが必要であり、保持するデータのビット数が増
加すると必然的に同期式ラッチ回路を構成するために必
要とされるブロックのサイズが大きくなる。
ーブ型の同期式ラッチ回路では、1ビットのデータを保
持するためにラッチ部として10個のインバータと2組
のトランスファゲートがクロック発生部として4個のイ
ンバータが必要であり、保持するデータのビット数が増
加すると必然的に同期式ラッチ回路を構成するために必
要とされるブロックのサイズが大きくなる。
【0007】したがって、本発明の目的は、より少ない
素子数によりクロックの一方の反転エッジに同期してデ
ータを取り込み次の一方の反転エッジが現れるまで取り
込んだデータを保持するラッチ回路を提供することにあ
る。
素子数によりクロックの一方の反転エッジに同期してデ
ータを取り込み次の一方の反転エッジが現れるまで取り
込んだデータを保持するラッチ回路を提供することにあ
る。
【0008】
【課題を解決するための手段】本発明の同期式ラッチ回
路は、クロックの一方の反転エッジに同期してデータを
取り込む同期式ラッチ回路であって、前記クロックの前
記一方の反転エッジが現れる毎に前記一方の反転エッジ
と同一方向の反転エッジをとりかつ当該反転エッジから
他方の反転エッジまでの期間が前記クロックの前記一方
の反転エッジから他方の反転エッジまでの期間よりも短
い内部クロックを生成するクロック生成手段と、データ
保持手段と、データ入力端子及び前記データ保持手段間
に挿入され前記クロックの前記期間の間前記データ入力
端子へのデータに基づき前記データ保持部を駆動する駆
動手段とを有することを特徴とする。
路は、クロックの一方の反転エッジに同期してデータを
取り込む同期式ラッチ回路であって、前記クロックの前
記一方の反転エッジが現れる毎に前記一方の反転エッジ
と同一方向の反転エッジをとりかつ当該反転エッジから
他方の反転エッジまでの期間が前記クロックの前記一方
の反転エッジから他方の反転エッジまでの期間よりも短
い内部クロックを生成するクロック生成手段と、データ
保持手段と、データ入力端子及び前記データ保持手段間
に挿入され前記クロックの前記期間の間前記データ入力
端子へのデータに基づき前記データ保持部を駆動する駆
動手段とを有することを特徴とする。
【0009】
【作用】このように、クロック生成部波クロックの上記
一方の反転エッジに同期した反転エッジを有しかつその
パルス幅が短い内部クロックを発生しているので、従来
のようにマスター・スレーブ方式をとる必要はなく、単
にデータ保持部とその駆動部で構成されている。したが
って、必要とする素子数は半減することになる。
一方の反転エッジに同期した反転エッジを有しかつその
パルス幅が短い内部クロックを発生しているので、従来
のようにマスター・スレーブ方式をとる必要はなく、単
にデータ保持部とその駆動部で構成されている。したが
って、必要とする素子数は半減することになる。
【0010】
【実施例】以下、本発明の実施例につき図面を参照しな
がら説明する。
がら説明する。
【0011】本発明の第1の実施例を図1に示す。本実
施例は、本発明の同期式ラッチ回路を同期式SRAMの
8ビットのアドレス入力バッファに適用した例である。
同期式ラッチ回路は、ラッチ部11乃至18とクロック
生成部10とによって構成される。ここで、8ビットの
入力バッファを構成するラッチ部11乃至18は同一の
回路構成であるので、一つのラッチ部11について説明
する。ラッチ部11は、入力端210に入力が接続され
たアドレス入力のためのインバータ150と、入力にイ
ンバータ150の出力が接続され当該インバータ150
によって反転されたアドレスデータをさらに反転するた
めのインバータ160と、P型トランジスタとN型トラ
ンジスタとを並列に接続しN型トランジスタのゲートに
内部クロックCLKPが、P型トランジスタのゲートに
内部クロックCLKPをインバータ190によって反転
した信号が入力され入力にインバータ160の出力が接
続されたトランスファゲート180と、2個のインバー
タの入力と出力とを接続し入力にトランスファゲート1
80の出力が接続されたラッチ回路190と、入力にラ
ッチ回路190の出力が入力されたインバータ200
と、インバータ200の出力が入力される出力端220
とによって構成される。内部クロックCLKPは、入力
がクロック入力端310に接続されたインバータ240
と、入力にインバータ240の出力が接続されたインバ
ータ250と、一方の入力にインバータ250の出力が
接続されたNAND回路290と、インバータ250と
NAND回路290の他方の入力との間に奇数個(本実
施例では3個)直列に接続されたインバータ260、2
70、280と、入力にNAND回路290の出力が接
続されたインバータ回路300と、インバータ回路30
0の出力が接続されたクロック出力端320とによって
構成されたクロック生成部19によって生成される。
施例は、本発明の同期式ラッチ回路を同期式SRAMの
8ビットのアドレス入力バッファに適用した例である。
同期式ラッチ回路は、ラッチ部11乃至18とクロック
生成部10とによって構成される。ここで、8ビットの
入力バッファを構成するラッチ部11乃至18は同一の
回路構成であるので、一つのラッチ部11について説明
する。ラッチ部11は、入力端210に入力が接続され
たアドレス入力のためのインバータ150と、入力にイ
ンバータ150の出力が接続され当該インバータ150
によって反転されたアドレスデータをさらに反転するた
めのインバータ160と、P型トランジスタとN型トラ
ンジスタとを並列に接続しN型トランジスタのゲートに
内部クロックCLKPが、P型トランジスタのゲートに
内部クロックCLKPをインバータ190によって反転
した信号が入力され入力にインバータ160の出力が接
続されたトランスファゲート180と、2個のインバー
タの入力と出力とを接続し入力にトランスファゲート1
80の出力が接続されたラッチ回路190と、入力にラ
ッチ回路190の出力が入力されたインバータ200
と、インバータ200の出力が入力される出力端220
とによって構成される。内部クロックCLKPは、入力
がクロック入力端310に接続されたインバータ240
と、入力にインバータ240の出力が接続されたインバ
ータ250と、一方の入力にインバータ250の出力が
接続されたNAND回路290と、インバータ250と
NAND回路290の他方の入力との間に奇数個(本実
施例では3個)直列に接続されたインバータ260、2
70、280と、入力にNAND回路290の出力が接
続されたインバータ回路300と、インバータ回路30
0の出力が接続されたクロック出力端320とによって
構成されたクロック生成部19によって生成される。
【0012】本発明の同期式ラッチ回路の動作を、図2
のタイミングチャートに示す。ラッチ部11に内部クロ
ックCLKPを供給するクロック生成部19は、入力さ
れるクロックCLKOUTの立ち上がりエッジに応答し
て、当該クロックCLKOUTと同一周波数であると共
に、インバータ260、270、280により得られる
遅延時間によって定義されるハイレベル期間を有する内
部クロックCLKPを出力する。内部クロックCLKP
のハイレベル期間は、インバータにから得られる遅延時
間をインバータの個数を変化させる等により調整するこ
とによって入力されるクロックCLKOUTの立ち上が
りエッジから立ち下がりエッジまでの期間、すなわち、
入力されるクロックCLKOUTのハイレベルの期間よ
りも短く設定されている。ラッチ部11は、クロック生
成部19によって生成された内部クロックCLKPに応
答して入力端210に入力されたアドレスデータを保
持、出力する。すなわち、内部クロックCLKPが立ち
上がりハイレベルになったときにトランスファゲート1
80は導通状態となり、入力端210に入力されている
アドレスデータをラッチ回路190に伝達する。ラッチ
回路190は、当該アドレスデータを取り込み、インバ
ータ200を介して出力端220に取り込んだアドレス
データを出力する。次に、内部クロックCLKPが立ち
下がりハイレベルからローレベルになるとトランスファ
ゲート180は、非導通状態となり入力端210のアド
レスデータをラッチ回路190に伝達することはなく、
取り込んだアドレスデータを保持する。したがって、内
部クロックCLKPがハイレベルのときに取り込んだア
ドレスデータは、次に内部クロックCLKPがハイレベ
ルになるまでの間、ラッチ回路190によって保持され
る。このようにして、出力端220に出力されるデータ
は、内部クロックCLKPがハイレベルのときに取り込
んだデータとなり、新しいデータが、次に内部クロック
CLKPがハイレベルになってラッチ回路190に保持
されるまで変化しない。したがって、マスター・スレー
ブ型の同期式ラッチ回路と同様の動作をする同期式ラッ
チ回路を、ラッチ部として6個のインバータと1個のト
ランスファゲート、クロック生成部として6個のインバ
ータと1個のNAND回路で構成することができる。
のタイミングチャートに示す。ラッチ部11に内部クロ
ックCLKPを供給するクロック生成部19は、入力さ
れるクロックCLKOUTの立ち上がりエッジに応答し
て、当該クロックCLKOUTと同一周波数であると共
に、インバータ260、270、280により得られる
遅延時間によって定義されるハイレベル期間を有する内
部クロックCLKPを出力する。内部クロックCLKP
のハイレベル期間は、インバータにから得られる遅延時
間をインバータの個数を変化させる等により調整するこ
とによって入力されるクロックCLKOUTの立ち上が
りエッジから立ち下がりエッジまでの期間、すなわち、
入力されるクロックCLKOUTのハイレベルの期間よ
りも短く設定されている。ラッチ部11は、クロック生
成部19によって生成された内部クロックCLKPに応
答して入力端210に入力されたアドレスデータを保
持、出力する。すなわち、内部クロックCLKPが立ち
上がりハイレベルになったときにトランスファゲート1
80は導通状態となり、入力端210に入力されている
アドレスデータをラッチ回路190に伝達する。ラッチ
回路190は、当該アドレスデータを取り込み、インバ
ータ200を介して出力端220に取り込んだアドレス
データを出力する。次に、内部クロックCLKPが立ち
下がりハイレベルからローレベルになるとトランスファ
ゲート180は、非導通状態となり入力端210のアド
レスデータをラッチ回路190に伝達することはなく、
取り込んだアドレスデータを保持する。したがって、内
部クロックCLKPがハイレベルのときに取り込んだア
ドレスデータは、次に内部クロックCLKPがハイレベ
ルになるまでの間、ラッチ回路190によって保持され
る。このようにして、出力端220に出力されるデータ
は、内部クロックCLKPがハイレベルのときに取り込
んだデータとなり、新しいデータが、次に内部クロック
CLKPがハイレベルになってラッチ回路190に保持
されるまで変化しない。したがって、マスター・スレー
ブ型の同期式ラッチ回路と同様の動作をする同期式ラッ
チ回路を、ラッチ部として6個のインバータと1個のト
ランスファゲート、クロック生成部として6個のインバ
ータと1個のNAND回路で構成することができる。
【0013】本発明の第2の実施例を第3図に示す。本
実施例は、本発明を同期式SRAM内の8ビットの出力
バッファに適用した例である。同期式ラッチ回路は、ラ
ッチ部21乃至28とクロック生成部19とによって構
成される。ここで、8ビットの出力バッファを構成する
8個のラッチ部21乃至28は同一の構成であるため、
一つのラッチ部21について説明する。ただし、内部ク
ロックCLKPを発生するクロック生成部19は既に説
明している説明を省略する。
実施例は、本発明を同期式SRAM内の8ビットの出力
バッファに適用した例である。同期式ラッチ回路は、ラ
ッチ部21乃至28とクロック生成部19とによって構
成される。ここで、8ビットの出力バッファを構成する
8個のラッチ部21乃至28は同一の構成であるため、
一つのラッチ部21について説明する。ただし、内部ク
ロックCLKPを発生するクロック生成部19は既に説
明している説明を省略する。
【0014】ラッチ部21は、出力データが入力される
入力端330と、P型トランジスタとN型トランジスタ
とを並列に接続しN型トランジスタのゲートに内部クロ
ックCLKPが、P型トランジスタのゲートに内部クロ
ックCLKPをインバータ340によって反転した信号
が入力され入力が入力端330に接続されたトランスフ
ァゲート350と、2個のインバータの入力と出力とを
接続し入力にトランスファゲート350の出力が接続さ
れたラッチ回路360と、入力にラッチ回路360の出
力が接続されたインバータ370と、一方の入力にイン
バータ370の出力が接続され他方の入力に図示しない
制御回路から供給される制御信号OECが制御信号入力
端子480及びインバータ400を介して入力されるN
AND回路380と、一方の入力にインバータ370の
出力が入力され他方の入力に図示しない制御回路から供
給される制御信号OECが入力されるNOR回路390
と、ゲートにNAND回路380の出力が入力されVd
dと出力端との間に設けられたP型MOSトランジスタ
410と、ゲートにNOR回路390の出力が入力され
出力端430と接地(GND)との間に設けられたN型
MOSトランジスタ420とによって構成される。
入力端330と、P型トランジスタとN型トランジスタ
とを並列に接続しN型トランジスタのゲートに内部クロ
ックCLKPが、P型トランジスタのゲートに内部クロ
ックCLKPをインバータ340によって反転した信号
が入力され入力が入力端330に接続されたトランスフ
ァゲート350と、2個のインバータの入力と出力とを
接続し入力にトランスファゲート350の出力が接続さ
れたラッチ回路360と、入力にラッチ回路360の出
力が接続されたインバータ370と、一方の入力にイン
バータ370の出力が接続され他方の入力に図示しない
制御回路から供給される制御信号OECが制御信号入力
端子480及びインバータ400を介して入力されるN
AND回路380と、一方の入力にインバータ370の
出力が入力され他方の入力に図示しない制御回路から供
給される制御信号OECが入力されるNOR回路390
と、ゲートにNAND回路380の出力が入力されVd
dと出力端との間に設けられたP型MOSトランジスタ
410と、ゲートにNOR回路390の出力が入力され
出力端430と接地(GND)との間に設けられたN型
MOSトランジスタ420とによって構成される。
【0015】この同期式ラッチ回路の動作を図4に示
す。その動作は、基本的に第1の実施例に示したものと
同一であるが、出力バッファに使用されているため出力
端430に接続されている負荷を大きな能力により駆動
する必要があり、保持されたデータが駆動用のトランジ
スタ410及び420を制御信号入力端470に供給さ
れる制御信号によってNAND回路380及びNOR回
路390を活性化非活性化を制御し、活性化されている
ときは出力端430に出力データを出力し、非活性化さ
れているときは出力端430をハイインピーダンス(H
i−z)とする点で異なる。
す。その動作は、基本的に第1の実施例に示したものと
同一であるが、出力バッファに使用されているため出力
端430に接続されている負荷を大きな能力により駆動
する必要があり、保持されたデータが駆動用のトランジ
スタ410及び420を制御信号入力端470に供給さ
れる制御信号によってNAND回路380及びNOR回
路390を活性化非活性化を制御し、活性化されている
ときは出力端430に出力データを出力し、非活性化さ
れているときは出力端430をハイインピーダンス(H
i−z)とする点で異なる。
【0016】本発明では、立ち上がりエッジに応答して
内部クロックを発生するクロック生成部を例にして説明
したが、立ち下がりエッジに応答して内部クロックを発
生してもよい。また、クロック生成部をインバータ(遅
延回路)とNAND回路とによって構成したが、クロッ
クの一方の反転エッジを検出する回路であればどの様な
構成の回路を用いてもよい。さらに、本発明では同期式
SRAMの入出力バッファを例にして本発明の特徴を説
明したが、クロックに応答して入出力を行うものであれ
ば、本発明の要旨を逸脱しない範囲で種々の変更及び適
用が可能であることはいうまでもない。
内部クロックを発生するクロック生成部を例にして説明
したが、立ち下がりエッジに応答して内部クロックを発
生してもよい。また、クロック生成部をインバータ(遅
延回路)とNAND回路とによって構成したが、クロッ
クの一方の反転エッジを検出する回路であればどの様な
構成の回路を用いてもよい。さらに、本発明では同期式
SRAMの入出力バッファを例にして本発明の特徴を説
明したが、クロックに応答して入出力を行うものであれ
ば、本発明の要旨を逸脱しない範囲で種々の変更及び適
用が可能であることはいうまでもない。
【0017】
【発明の効果】以上説明したように、ラッチ部を6個の
インバータ及び1個のラッチ回路によって構成し、当該
回路の動作を制御する内部クロックを入力されたクロッ
クの立ち上がりエッジを検出して当該エッジに応答した
パルスを生成するクロック生成部により構成することに
より、入出力特性を変えることなく同期式ラッチ回路の
素子数を減少させることができ、ブロックサイズを小さ
くするとともに消費電力をも小さくすることができる。
インバータ及び1個のラッチ回路によって構成し、当該
回路の動作を制御する内部クロックを入力されたクロッ
クの立ち上がりエッジを検出して当該エッジに応答した
パルスを生成するクロック生成部により構成することに
より、入出力特性を変えることなく同期式ラッチ回路の
素子数を減少させることができ、ブロックサイズを小さ
くするとともに消費電力をも小さくすることができる。
【図1】本発明の同期式ラッチ回路の第1の実施例を示
す回路図。
す回路図。
【図2】本発明の同期式ラッチ回路の第1の実施例の動
作を示すタイミング図。
作を示すタイミング図。
【図3】本発明の同期式ラッチ回路の第2の実施例を示
す回路図。
す回路図。
【図4】本発明の同期式ラッチ回路の第2の実施例の動
作を示すタイミング図。
作を示すタイミング図。
【図5】従来の同期式ラッチ回路の回路図。
【図6】従来の同期式ラッチ回路の動作を示すタイミン
グ図。
グ図。
1、2、3、4、5、6、7、8、11、12、13、
14、15、16、17、18、21、22、23、2
4、25、26、27、28 ラッチ部 19 クロック生成部 10、210、330 入力端 120、220、430 出力端 310、440 外部クロック入力端 320、450 内部クロック出力端 140、230、460 内部クロック入力端 470 制御信号入力端 20、30、40、70、80、110、130、15
0、160、170、200、240、250、26
0、270、280、300、340、370、400
インバータ 50、90、180、350 トランスファゲート 290、380 NAND回路 390 NOR回路 410 P型MOSトランジスタ 420 N型MOSトランジスタ
14、15、16、17、18、21、22、23、2
4、25、26、27、28 ラッチ部 19 クロック生成部 10、210、330 入力端 120、220、430 出力端 310、440 外部クロック入力端 320、450 内部クロック出力端 140、230、460 内部クロック入力端 470 制御信号入力端 20、30、40、70、80、110、130、15
0、160、170、200、240、250、26
0、270、280、300、340、370、400
インバータ 50、90、180、350 トランスファゲート 290、380 NAND回路 390 NOR回路 410 P型MOSトランジスタ 420 N型MOSトランジスタ
Claims (4)
- 【請求項1】クロックの一方の反転エッジに同期してデ
ータを取り込む同期式ラッチ回路であって、前記クロッ
クの前記一方の反転エッジが現れる毎に前記一方の反転
エッジと同一方向の反転エッジをとりかつ当該反転エッ
ジから他方の反転エッジまでの期間が前記クロックの前
記一方の反転エッジから他方の反転エッジまでの期間よ
りも短い内部クロックを生成するクロック生成手段と、
データ保持手段と、データ入力端子及び前記データ保持
手段間に挿入され前記クロックの前記期間の間前記デー
タ入力端子へのデータに基づき前記データ保持部を駆動
する駆動手段とを有することを特徴とする同期式ラッチ
回路。 - 【請求項2】前記クロック手段は、一方の入力に前記ク
ロックを受け、前記クロックを遅延したクロックを他方
の入力に受けて、前記内部クロックを発生するゲート回
路を有することを特徴とする請求項1記載の同期式ラッ
チ回路。 - 【請求項3】前記駆動手段は、前記内部クロックが前記
期間の間オンとなるトランスファゲートを有することを
特徴とする請求項1または2記載の同期式ラッチ回路。 - 【請求項4】前記データ保持手段は、一方の入力及び出
力が他方の出力及び入力にそれぞれ接続された第1及び
第2のインバータを有することを特徴とする請求項1ま
たは2または3記載の同期式ラッチ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6163455A JPH0832413A (ja) | 1994-07-15 | 1994-07-15 | 同期式ラッチ回路 |
KR1019950020895A KR960005607A (ko) | 1994-07-15 | 1995-07-15 | 동기식 래치회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6163455A JPH0832413A (ja) | 1994-07-15 | 1994-07-15 | 同期式ラッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0832413A true JPH0832413A (ja) | 1996-02-02 |
Family
ID=15774216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6163455A Pending JPH0832413A (ja) | 1994-07-15 | 1994-07-15 | 同期式ラッチ回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH0832413A (ja) |
KR (1) | KR960005607A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000306386A (ja) * | 1999-04-07 | 2000-11-02 | Hyundai Electronics Ind Co Ltd | データ入力バッファ回路 |
KR100474982B1 (ko) * | 1997-05-07 | 2005-06-23 | 삼성전자주식회사 | 싱크로너스반도체장치의내부신호발생회로 |
KR100853649B1 (ko) * | 2007-04-02 | 2008-08-25 | 삼성전자주식회사 | 레벨 컨버팅 기능을 포함하는 클럭-게이티드 래치 |
JP2008198309A (ja) * | 2007-02-15 | 2008-08-28 | Elpida Memory Inc | 半導体メモリ集積回路 |
JP2014146412A (ja) * | 2014-04-10 | 2014-08-14 | Ps4 Luxco S A R L | 半導体メモリ集積回路 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5917719A (ja) * | 1982-07-21 | 1984-01-30 | Hitachi Ltd | Cmosフリツプフロツプ回路 |
JPS59104820A (ja) * | 1982-12-08 | 1984-06-16 | Hitachi Ltd | フリツプフロツプ回路 |
JPS61294687A (ja) * | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体記憶装置 |
JPH0193916A (ja) * | 1987-10-06 | 1989-04-12 | Fujitsu Ltd | 同期式状態保持回路 |
JPH0325793A (ja) * | 1989-06-23 | 1991-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-07-15 JP JP6163455A patent/JPH0832413A/ja active Pending
-
1995
- 1995-07-15 KR KR1019950020895A patent/KR960005607A/ko not_active Application Discontinuation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5917719A (ja) * | 1982-07-21 | 1984-01-30 | Hitachi Ltd | Cmosフリツプフロツプ回路 |
JPS59104820A (ja) * | 1982-12-08 | 1984-06-16 | Hitachi Ltd | フリツプフロツプ回路 |
JPS61294687A (ja) * | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体記憶装置 |
JPH0193916A (ja) * | 1987-10-06 | 1989-04-12 | Fujitsu Ltd | 同期式状態保持回路 |
JPH0325793A (ja) * | 1989-06-23 | 1991-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100474982B1 (ko) * | 1997-05-07 | 2005-06-23 | 삼성전자주식회사 | 싱크로너스반도체장치의내부신호발생회로 |
JP2000306386A (ja) * | 1999-04-07 | 2000-11-02 | Hyundai Electronics Ind Co Ltd | データ入力バッファ回路 |
JP4693955B2 (ja) * | 1999-04-07 | 2011-06-01 | 株式会社ハイニックスセミコンダクター | データ入力バッファ回路 |
JP2008198309A (ja) * | 2007-02-15 | 2008-08-28 | Elpida Memory Inc | 半導体メモリ集積回路 |
KR100853649B1 (ko) * | 2007-04-02 | 2008-08-25 | 삼성전자주식회사 | 레벨 컨버팅 기능을 포함하는 클럭-게이티드 래치 |
JP2014146412A (ja) * | 2014-04-10 | 2014-08-14 | Ps4 Luxco S A R L | 半導体メモリ集積回路 |
Also Published As
Publication number | Publication date |
---|---|
KR960005607A (ko) | 1996-02-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |