JPH0832413A - 同期式ラッチ回路 - Google Patents
同期式ラッチ回路Info
- Publication number
- JPH0832413A JPH0832413A JP6163455A JP16345594A JPH0832413A JP H0832413 A JPH0832413 A JP H0832413A JP 6163455 A JP6163455 A JP 6163455A JP 16345594 A JP16345594 A JP 16345594A JP H0832413 A JPH0832413 A JP H0832413A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- latch circuit
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】素子数及び消費電力の少ない同期式ラッチ回路
を提供する。 【構成】同期式ラッチ回路はラッチ部１１とクロック生
成部１９によって構成され、ラッチ部１１は、入力端２
１０と、入力に入力端２１０が接続され内部クロックに
より導通非導通が制御されるトランスファゲート１８０
と、入力にトランスファゲート１８０の出力が入力され
たラッチ回路１９０と、ラッチ回路１９０の出力が入力
される出力端２２０とにより構成され、クロック生成部
１９は、入力される外部クロックの一方のエッジに応答
して外部クロックと同一周波数であるとともに外部クロ
ックのハイレベルよりも短いハイレベルを有する内部ク
ロックを出力するよう構成される。
を提供する。 【構成】同期式ラッチ回路はラッチ部１１とクロック生
成部１９によって構成され、ラッチ部１１は、入力端２
１０と、入力に入力端２１０が接続され内部クロックに
より導通非導通が制御されるトランスファゲート１８０
と、入力にトランスファゲート１８０の出力が入力され
たラッチ回路１９０と、ラッチ回路１９０の出力が入力
される出力端２２０とにより構成され、クロック生成部
１９は、入力される外部クロックの一方のエッジに応答
して外部クロックと同一周波数であるとともに外部クロ
ックのハイレベルよりも短いハイレベルを有する内部ク
ロックを出力するよう構成される。
Description
【０００１】
【産業上の利用分野】本発明は、同期式ラッチ回路に関
し、特にクロックの一方のエッジに同期してラッチ動作
する同期式ラッチ回路に関する。
し、特にクロックの一方のエッジに同期してラッチ動作
する同期式ラッチ回路に関する。
【０００２】
【従来技術】同期式ラッチ回路は、入力されるデータを
クロックの一方の反転エッジに同期して取り込み、次に
当該一方の反転エッジが現れるまで保持することが要求
される。このような同期式ラッチ回路としては、マスタ
ー・スレーブ型が一般に用いられている。
クロックの一方の反転エッジに同期して取り込み、次に
当該一方の反転エッジが現れるまで保持することが要求
される。このような同期式ラッチ回路としては、マスタ
ー・スレーブ型が一般に用いられている。
【０００３】同期式スタティックランダムアクセスメモ
リ（同期式ＳＲＡＭ）のアドレスが入力されるアドレス
バッファとして、８ビットのアドレス入力バッファをマ
スター・スレーブ型の同期式ラッチ回路により構成した
ものを図５に示す。かかる同期式ラッチ回路はラッチ部
１乃至８と、各ラッチ部に内部クロックを供給するクロ
ック生成部９とから構成される。ただし、ラッチ部１乃
至８は、全て同一の回路構成であるので、一つのラッチ
部１のみ図示している。ラッチ部１は、クロック生成部
９で生成された内部クロックＣＬＫＩＮに同期して動作
する。内部クロックＣＬＫＩＮは、インバータ１３０を
直列接続して構成されるクロック生成部９により外部ク
ロックＣＬＫＯＵＴを遅延して生成される。ラッチ部１
は、データ入力端１０と、データ入力端に入力が接続さ
れたアドレスデータ入力のためのインバータ２０と、イ
ンバータ２０の出力が接続され当該インバータによって
反転したアドレスデータをさらに反転するためのインバ
ータ３０と、Ｐ型トランジスタとＮ型トランジスタとを
並列に接続しＰ型トランジスタのゲートに内部クロック
ＣＬＫＩＮが、Ｎ型トランジスタのゲートに内部クロッ
クＣＬＫＩＮをインバータ４０によって反転した信号が
入力されインバータ３０の出力が入力されたマスター側
のトランスファゲート５０と、２個のインバータの入力
と出力とを第１の節点及び第２の節点を介して接続しか
つ第１の節点にトランスファゲート５０の出力が入力さ
れたマスター側のラッチ回路６０と、入力にラッチ回路
６０の第２の節点からの出力が入力されたインバータ７
０とを有する。さらに、Ｐ型トランジスタとＮ型トラン
ジスタとを並列に接続しＮ型トランジスタのゲートに内
部クロックＣＬＫＩＮが、Ｐ型トランジスタのゲートに
内部クロックＣＬＫＩＮをインバータ８０によって反転
した信号が入力され入力にインバータ７０の出力が入力
されたスレーブ側のトランスファゲート９０と、２個の
インバータの入力と出力とを接続し入力にトランスファ
ゲート９０の出力が入力されたスレーブ側のラッチ回路
１００と、入力にラッチ回路１００の出力が入力された
インバータ１１０と、インバータ１１０の出力が入力さ
れた出力端１２０とによって構成されている。
リ（同期式ＳＲＡＭ）のアドレスが入力されるアドレス
バッファとして、８ビットのアドレス入力バッファをマ
スター・スレーブ型の同期式ラッチ回路により構成した
ものを図５に示す。かかる同期式ラッチ回路はラッチ部
１乃至８と、各ラッチ部に内部クロックを供給するクロ
ック生成部９とから構成される。ただし、ラッチ部１乃
至８は、全て同一の回路構成であるので、一つのラッチ
部１のみ図示している。ラッチ部１は、クロック生成部
９で生成された内部クロックＣＬＫＩＮに同期して動作
する。内部クロックＣＬＫＩＮは、インバータ１３０を
直列接続して構成されるクロック生成部９により外部ク
ロックＣＬＫＯＵＴを遅延して生成される。ラッチ部１
は、データ入力端１０と、データ入力端に入力が接続さ
れたアドレスデータ入力のためのインバータ２０と、イ
ンバータ２０の出力が接続され当該インバータによって
反転したアドレスデータをさらに反転するためのインバ
ータ３０と、Ｐ型トランジスタとＮ型トランジスタとを
並列に接続しＰ型トランジスタのゲートに内部クロック
ＣＬＫＩＮが、Ｎ型トランジスタのゲートに内部クロッ
クＣＬＫＩＮをインバータ４０によって反転した信号が
入力されインバータ３０の出力が入力されたマスター側
のトランスファゲート５０と、２個のインバータの入力
と出力とを第１の節点及び第２の節点を介して接続しか
つ第１の節点にトランスファゲート５０の出力が入力さ
れたマスター側のラッチ回路６０と、入力にラッチ回路
６０の第２の節点からの出力が入力されたインバータ７
０とを有する。さらに、Ｐ型トランジスタとＮ型トラン
ジスタとを並列に接続しＮ型トランジスタのゲートに内
部クロックＣＬＫＩＮが、Ｐ型トランジスタのゲートに
内部クロックＣＬＫＩＮをインバータ８０によって反転
した信号が入力され入力にインバータ７０の出力が入力
されたスレーブ側のトランスファゲート９０と、２個の
インバータの入力と出力とを接続し入力にトランスファ
ゲート９０の出力が入力されたスレーブ側のラッチ回路
１００と、入力にラッチ回路１００の出力が入力された
インバータ１１０と、インバータ１１０の出力が入力さ
れた出力端１２０とによって構成されている。
【０００４】このマスター・スレーブ型の同期式ラッチ
回路は、図６に示すタイミングで動作する。内部クロッ
クＣＬＫＩＮがロウレベルの間、マスター側のトランス
ファゲート５０は導通状態となり、入力端１０に入力さ
れたアドレスデータはインバータ２０及び３０を介して
マスター側のラッチ回路６０に取り込まれる。このと
き、スレーブ側のトランスファゲート９０は、マスター
側のトランスファゲート５０とは逆に、非導通状態とな
り、マスター側のラッチ回路６０の出力は図６のＮに示
すようになる。次に、内部クロックＣＬＫＩＮがローレ
ベルからハイレベルになるとマスター側のトランスファ
ゲート５０は非導通状態となり、反対にスレーブ側のト
ランスファゲート９０は導通状態となってマスター側の
ラッチ回路６０に保持されたアドレスデータは、インバ
ータ７０及びトランスファゲート９０を介してスレーブ
側のラッチ回路１００に取り込まれ、スレーブ側のラッ
チ回路１００に取り込まれたアドレスデータはインバー
タ１１０を介して出力端１２０に出力される。スレーブ
側のラッチ回路１００に取り込まれたアドレスデータ
は、次にスレーブ側のトランスファゲート９０が導通状
態となるまでの間、すなわち、次に内部クロックＣＬＫ
ＩＮがローレベルを経てハイレベルになるまでの間保持
される。
回路は、図６に示すタイミングで動作する。内部クロッ
クＣＬＫＩＮがロウレベルの間、マスター側のトランス
ファゲート５０は導通状態となり、入力端１０に入力さ
れたアドレスデータはインバータ２０及び３０を介して
マスター側のラッチ回路６０に取り込まれる。このと
き、スレーブ側のトランスファゲート９０は、マスター
側のトランスファゲート５０とは逆に、非導通状態とな
り、マスター側のラッチ回路６０の出力は図６のＮに示
すようになる。次に、内部クロックＣＬＫＩＮがローレ
ベルからハイレベルになるとマスター側のトランスファ
ゲート５０は非導通状態となり、反対にスレーブ側のト
ランスファゲート９０は導通状態となってマスター側の
ラッチ回路６０に保持されたアドレスデータは、インバ
ータ７０及びトランスファゲート９０を介してスレーブ
側のラッチ回路１００に取り込まれ、スレーブ側のラッ
チ回路１００に取り込まれたアドレスデータはインバー
タ１１０を介して出力端１２０に出力される。スレーブ
側のラッチ回路１００に取り込まれたアドレスデータ
は、次にスレーブ側のトランスファゲート９０が導通状
態となるまでの間、すなわち、次に内部クロックＣＬＫ
ＩＮがローレベルを経てハイレベルになるまでの間保持
される。
【０００５】このように、２組のラッチ回路６０、１０
０と、２組のトランスファゲート５０、９０とを使用し
てマスター・スレーブ型のラッチ部を構成することによ
り、図６のＤＡＴＡに示すように入力されたデータＡ０
とＡ１との間に他のデータもしくはデータが不確定の期
間があっても、出力端１２０には図６のＯＵＴに示すよ
うにデータＡ０とＡ１が連続して出力され、データＡ０
とＡ１との間に不所望なデータ等が出力されることを防
止している。
０と、２組のトランスファゲート５０、９０とを使用し
てマスター・スレーブ型のラッチ部を構成することによ
り、図６のＤＡＴＡに示すように入力されたデータＡ０
とＡ１との間に他のデータもしくはデータが不確定の期
間があっても、出力端１２０には図６のＯＵＴに示すよ
うにデータＡ０とＡ１が連続して出力され、データＡ０
とＡ１との間に不所望なデータ等が出力されることを防
止している。
【０００６】
【発明が解決しようとする課題】上述のマスター・スレ
ーブ型の同期式ラッチ回路では、１ビットのデータを保
持するためにラッチ部として１０個のインバータと２組
のトランスファゲートがクロック発生部として４個のイ
ンバータが必要であり、保持するデータのビット数が増
加すると必然的に同期式ラッチ回路を構成するために必
要とされるブロックのサイズが大きくなる。
ーブ型の同期式ラッチ回路では、１ビットのデータを保
持するためにラッチ部として１０個のインバータと２組
のトランスファゲートがクロック発生部として４個のイ
ンバータが必要であり、保持するデータのビット数が増
加すると必然的に同期式ラッチ回路を構成するために必
要とされるブロックのサイズが大きくなる。
【０００７】したがって、本発明の目的は、より少ない
素子数によりクロックの一方の反転エッジに同期してデ
ータを取り込み次の一方の反転エッジが現れるまで取り
込んだデータを保持するラッチ回路を提供することにあ
る。
素子数によりクロックの一方の反転エッジに同期してデ
ータを取り込み次の一方の反転エッジが現れるまで取り
込んだデータを保持するラッチ回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の同期式ラッチ回
路は、クロックの一方の反転エッジに同期してデータを
取り込む同期式ラッチ回路であって、前記クロックの前
記一方の反転エッジが現れる毎に前記一方の反転エッジ
と同一方向の反転エッジをとりかつ当該反転エッジから
他方の反転エッジまでの期間が前記クロックの前記一方
の反転エッジから他方の反転エッジまでの期間よりも短
い内部クロックを生成するクロック生成手段と、データ
保持手段と、データ入力端子及び前記データ保持手段間
に挿入され前記クロックの前記期間の間前記データ入力
端子へのデータに基づき前記データ保持部を駆動する駆
動手段とを有することを特徴とする。
路は、クロックの一方の反転エッジに同期してデータを
取り込む同期式ラッチ回路であって、前記クロックの前
記一方の反転エッジが現れる毎に前記一方の反転エッジ
と同一方向の反転エッジをとりかつ当該反転エッジから
他方の反転エッジまでの期間が前記クロックの前記一方
の反転エッジから他方の反転エッジまでの期間よりも短
い内部クロックを生成するクロック生成手段と、データ
保持手段と、データ入力端子及び前記データ保持手段間
に挿入され前記クロックの前記期間の間前記データ入力
端子へのデータに基づき前記データ保持部を駆動する駆
動手段とを有することを特徴とする。
【０００９】
【作用】このように、クロック生成部波クロックの上記
一方の反転エッジに同期した反転エッジを有しかつその
パルス幅が短い内部クロックを発生しているので、従来
のようにマスター・スレーブ方式をとる必要はなく、単
にデータ保持部とその駆動部で構成されている。したが
って、必要とする素子数は半減することになる。
一方の反転エッジに同期した反転エッジを有しかつその
パルス幅が短い内部クロックを発生しているので、従来
のようにマスター・スレーブ方式をとる必要はなく、単
にデータ保持部とその駆動部で構成されている。したが
って、必要とする素子数は半減することになる。
【００１０】
【実施例】以下、本発明の実施例につき図面を参照しな
がら説明する。
がら説明する。
【００１１】本発明の第１の実施例を図１に示す。本実
施例は、本発明の同期式ラッチ回路を同期式ＳＲＡＭの
８ビットのアドレス入力バッファに適用した例である。
同期式ラッチ回路は、ラッチ部１１乃至１８とクロック
生成部１０とによって構成される。ここで、８ビットの
入力バッファを構成するラッチ部１１乃至１８は同一の
回路構成であるので、一つのラッチ部１１について説明
する。ラッチ部１１は、入力端２１０に入力が接続され
たアドレス入力のためのインバータ１５０と、入力にイ
ンバータ１５０の出力が接続され当該インバータ１５０
によって反転されたアドレスデータをさらに反転するた
めのインバータ１６０と、Ｐ型トランジスタとＮ型トラ
ンジスタとを並列に接続しＮ型トランジスタのゲートに
内部クロックＣＬＫＰが、Ｐ型トランジスタのゲートに
内部クロックＣＬＫＰをインバータ１９０によって反転
した信号が入力され入力にインバータ１６０の出力が接
続されたトランスファゲート１８０と、２個のインバー
タの入力と出力とを接続し入力にトランスファゲート１
８０の出力が接続されたラッチ回路１９０と、入力にラ
ッチ回路１９０の出力が入力されたインバータ２００
と、インバータ２００の出力が入力される出力端２２０
とによって構成される。内部クロックＣＬＫＰは、入力
がクロック入力端３１０に接続されたインバータ２４０
と、入力にインバータ２４０の出力が接続されたインバ
ータ２５０と、一方の入力にインバータ２５０の出力が
接続されたＮＡＮＤ回路２９０と、インバータ２５０と
ＮＡＮＤ回路２９０の他方の入力との間に奇数個（本実
施例では３個）直列に接続されたインバータ２６０、２
７０、２８０と、入力にＮＡＮＤ回路２９０の出力が接
続されたインバータ回路３００と、インバータ回路３０
０の出力が接続されたクロック出力端３２０とによって
構成されたクロック生成部１９によって生成される。
施例は、本発明の同期式ラッチ回路を同期式ＳＲＡＭの
８ビットのアドレス入力バッファに適用した例である。
同期式ラッチ回路は、ラッチ部１１乃至１８とクロック
生成部１０とによって構成される。ここで、８ビットの
入力バッファを構成するラッチ部１１乃至１８は同一の
回路構成であるので、一つのラッチ部１１について説明
する。ラッチ部１１は、入力端２１０に入力が接続され
たアドレス入力のためのインバータ１５０と、入力にイ
ンバータ１５０の出力が接続され当該インバータ１５０
によって反転されたアドレスデータをさらに反転するた
めのインバータ１６０と、Ｐ型トランジスタとＮ型トラ
ンジスタとを並列に接続しＮ型トランジスタのゲートに
内部クロックＣＬＫＰが、Ｐ型トランジスタのゲートに
内部クロックＣＬＫＰをインバータ１９０によって反転
した信号が入力され入力にインバータ１６０の出力が接
続されたトランスファゲート１８０と、２個のインバー
タの入力と出力とを接続し入力にトランスファゲート１
８０の出力が接続されたラッチ回路１９０と、入力にラ
ッチ回路１９０の出力が入力されたインバータ２００
と、インバータ２００の出力が入力される出力端２２０
とによって構成される。内部クロックＣＬＫＰは、入力
がクロック入力端３１０に接続されたインバータ２４０
と、入力にインバータ２４０の出力が接続されたインバ
ータ２５０と、一方の入力にインバータ２５０の出力が
接続されたＮＡＮＤ回路２９０と、インバータ２５０と
ＮＡＮＤ回路２９０の他方の入力との間に奇数個（本実
施例では３個）直列に接続されたインバータ２６０、２
７０、２８０と、入力にＮＡＮＤ回路２９０の出力が接
続されたインバータ回路３００と、インバータ回路３０
０の出力が接続されたクロック出力端３２０とによって
構成されたクロック生成部１９によって生成される。
【００１２】本発明の同期式ラッチ回路の動作を、図２
のタイミングチャートに示す。ラッチ部１１に内部クロ
ックＣＬＫＰを供給するクロック生成部１９は、入力さ
れるクロックＣＬＫＯＵＴの立ち上がりエッジに応答し
て、当該クロックＣＬＫＯＵＴと同一周波数であると共
に、インバータ２６０、２７０、２８０により得られる
遅延時間によって定義されるハイレベル期間を有する内
部クロックＣＬＫＰを出力する。内部クロックＣＬＫＰ
のハイレベル期間は、インバータにから得られる遅延時
間をインバータの個数を変化させる等により調整するこ
とによって入力されるクロックＣＬＫＯＵＴの立ち上が
りエッジから立ち下がりエッジまでの期間、すなわち、
入力されるクロックＣＬＫＯＵＴのハイレベルの期間よ
りも短く設定されている。ラッチ部１１は、クロック生
成部１９によって生成された内部クロックＣＬＫＰに応
答して入力端２１０に入力されたアドレスデータを保
持、出力する。すなわち、内部クロックＣＬＫＰが立ち
上がりハイレベルになったときにトランスファゲート１
８０は導通状態となり、入力端２１０に入力されている
アドレスデータをラッチ回路１９０に伝達する。ラッチ
回路１９０は、当該アドレスデータを取り込み、インバ
ータ２００を介して出力端２２０に取り込んだアドレス
データを出力する。次に、内部クロックＣＬＫＰが立ち
下がりハイレベルからローレベルになるとトランスファ
ゲート１８０は、非導通状態となり入力端２１０のアド
レスデータをラッチ回路１９０に伝達することはなく、
取り込んだアドレスデータを保持する。したがって、内
部クロックＣＬＫＰがハイレベルのときに取り込んだア
ドレスデータは、次に内部クロックＣＬＫＰがハイレベ
ルになるまでの間、ラッチ回路１９０によって保持され
る。このようにして、出力端２２０に出力されるデータ
は、内部クロックＣＬＫＰがハイレベルのときに取り込
んだデータとなり、新しいデータが、次に内部クロック
ＣＬＫＰがハイレベルになってラッチ回路１９０に保持
されるまで変化しない。したがって、マスター・スレー
ブ型の同期式ラッチ回路と同様の動作をする同期式ラッ
チ回路を、ラッチ部として６個のインバータと１個のト
ランスファゲート、クロック生成部として６個のインバ
ータと１個のＮＡＮＤ回路で構成することができる。
のタイミングチャートに示す。ラッチ部１１に内部クロ
ックＣＬＫＰを供給するクロック生成部１９は、入力さ
れるクロックＣＬＫＯＵＴの立ち上がりエッジに応答し
て、当該クロックＣＬＫＯＵＴと同一周波数であると共
に、インバータ２６０、２７０、２８０により得られる
遅延時間によって定義されるハイレベル期間を有する内
部クロックＣＬＫＰを出力する。内部クロックＣＬＫＰ
のハイレベル期間は、インバータにから得られる遅延時
間をインバータの個数を変化させる等により調整するこ
とによって入力されるクロックＣＬＫＯＵＴの立ち上が
りエッジから立ち下がりエッジまでの期間、すなわち、
入力されるクロックＣＬＫＯＵＴのハイレベルの期間よ
りも短く設定されている。ラッチ部１１は、クロック生
成部１９によって生成された内部クロックＣＬＫＰに応
答して入力端２１０に入力されたアドレスデータを保
持、出力する。すなわち、内部クロックＣＬＫＰが立ち
上がりハイレベルになったときにトランスファゲート１
８０は導通状態となり、入力端２１０に入力されている
アドレスデータをラッチ回路１９０に伝達する。ラッチ
回路１９０は、当該アドレスデータを取り込み、インバ
ータ２００を介して出力端２２０に取り込んだアドレス
データを出力する。次に、内部クロックＣＬＫＰが立ち
下がりハイレベルからローレベルになるとトランスファ
ゲート１８０は、非導通状態となり入力端２１０のアド
レスデータをラッチ回路１９０に伝達することはなく、
取り込んだアドレスデータを保持する。したがって、内
部クロックＣＬＫＰがハイレベルのときに取り込んだア
ドレスデータは、次に内部クロックＣＬＫＰがハイレベ
ルになるまでの間、ラッチ回路１９０によって保持され
る。このようにして、出力端２２０に出力されるデータ
は、内部クロックＣＬＫＰがハイレベルのときに取り込
んだデータとなり、新しいデータが、次に内部クロック
ＣＬＫＰがハイレベルになってラッチ回路１９０に保持
されるまで変化しない。したがって、マスター・スレー
ブ型の同期式ラッチ回路と同様の動作をする同期式ラッ
チ回路を、ラッチ部として６個のインバータと１個のト
ランスファゲート、クロック生成部として６個のインバ
ータと１個のＮＡＮＤ回路で構成することができる。
【００１３】本発明の第２の実施例を第３図に示す。本
実施例は、本発明を同期式ＳＲＡＭ内の８ビットの出力
バッファに適用した例である。同期式ラッチ回路は、ラ
ッチ部２１乃至２８とクロック生成部１９とによって構
成される。ここで、８ビットの出力バッファを構成する
８個のラッチ部２１乃至２８は同一の構成であるため、
一つのラッチ部２１について説明する。ただし、内部ク
ロックＣＬＫＰを発生するクロック生成部１９は既に説
明している説明を省略する。
実施例は、本発明を同期式ＳＲＡＭ内の８ビットの出力
バッファに適用した例である。同期式ラッチ回路は、ラ
ッチ部２１乃至２８とクロック生成部１９とによって構
成される。ここで、８ビットの出力バッファを構成する
８個のラッチ部２１乃至２８は同一の構成であるため、
一つのラッチ部２１について説明する。ただし、内部ク
ロックＣＬＫＰを発生するクロック生成部１９は既に説
明している説明を省略する。
【００１４】ラッチ部２１は、出力データが入力される
入力端３３０と、Ｐ型トランジスタとＮ型トランジスタ
とを並列に接続しＮ型トランジスタのゲートに内部クロ
ックＣＬＫＰが、Ｐ型トランジスタのゲートに内部クロ
ックＣＬＫＰをインバータ３４０によって反転した信号
が入力され入力が入力端３３０に接続されたトランスフ
ァゲート３５０と、２個のインバータの入力と出力とを
接続し入力にトランスファゲート３５０の出力が接続さ
れたラッチ回路３６０と、入力にラッチ回路３６０の出
力が接続されたインバータ３７０と、一方の入力にイン
バータ３７０の出力が接続され他方の入力に図示しない
制御回路から供給される制御信号ＯＥＣが制御信号入力
端子４８０及びインバータ４００を介して入力されるＮ
ＡＮＤ回路３８０と、一方の入力にインバータ３７０の
出力が入力され他方の入力に図示しない制御回路から供
給される制御信号ＯＥＣが入力されるＮＯＲ回路３９０
と、ゲートにＮＡＮＤ回路３８０の出力が入力されＶｄ
ｄと出力端との間に設けられたＰ型ＭＯＳトランジスタ
４１０と、ゲートにＮＯＲ回路３９０の出力が入力され
出力端４３０と接地（ＧＮＤ）との間に設けられたＮ型
ＭＯＳトランジスタ４２０とによって構成される。
入力端３３０と、Ｐ型トランジスタとＮ型トランジスタ
とを並列に接続しＮ型トランジスタのゲートに内部クロ
ックＣＬＫＰが、Ｐ型トランジスタのゲートに内部クロ
ックＣＬＫＰをインバータ３４０によって反転した信号
が入力され入力が入力端３３０に接続されたトランスフ
ァゲート３５０と、２個のインバータの入力と出力とを
接続し入力にトランスファゲート３５０の出力が接続さ
れたラッチ回路３６０と、入力にラッチ回路３６０の出
力が接続されたインバータ３７０と、一方の入力にイン
バータ３７０の出力が接続され他方の入力に図示しない
制御回路から供給される制御信号ＯＥＣが制御信号入力
端子４８０及びインバータ４００を介して入力されるＮ
ＡＮＤ回路３８０と、一方の入力にインバータ３７０の
出力が入力され他方の入力に図示しない制御回路から供
給される制御信号ＯＥＣが入力されるＮＯＲ回路３９０
と、ゲートにＮＡＮＤ回路３８０の出力が入力されＶｄ
ｄと出力端との間に設けられたＰ型ＭＯＳトランジスタ
４１０と、ゲートにＮＯＲ回路３９０の出力が入力され
出力端４３０と接地（ＧＮＤ）との間に設けられたＮ型
ＭＯＳトランジスタ４２０とによって構成される。
【００１５】この同期式ラッチ回路の動作を図４に示
す。その動作は、基本的に第１の実施例に示したものと
同一であるが、出力バッファに使用されているため出力
端４３０に接続されている負荷を大きな能力により駆動
する必要があり、保持されたデータが駆動用のトランジ
スタ４１０及び４２０を制御信号入力端４７０に供給さ
れる制御信号によってＮＡＮＤ回路３８０及びＮＯＲ回
路３９０を活性化非活性化を制御し、活性化されている
ときは出力端４３０に出力データを出力し、非活性化さ
れているときは出力端４３０をハイインピーダンス（Ｈ
ｉ−ｚ）とする点で異なる。
す。その動作は、基本的に第１の実施例に示したものと
同一であるが、出力バッファに使用されているため出力
端４３０に接続されている負荷を大きな能力により駆動
する必要があり、保持されたデータが駆動用のトランジ
スタ４１０及び４２０を制御信号入力端４７０に供給さ
れる制御信号によってＮＡＮＤ回路３８０及びＮＯＲ回
路３９０を活性化非活性化を制御し、活性化されている
ときは出力端４３０に出力データを出力し、非活性化さ
れているときは出力端４３０をハイインピーダンス（Ｈ
ｉ−ｚ）とする点で異なる。
【００１６】本発明では、立ち上がりエッジに応答して
内部クロックを発生するクロック生成部を例にして説明
したが、立ち下がりエッジに応答して内部クロックを発
生してもよい。また、クロック生成部をインバータ（遅
延回路）とＮＡＮＤ回路とによって構成したが、クロッ
クの一方の反転エッジを検出する回路であればどの様な
構成の回路を用いてもよい。さらに、本発明では同期式
ＳＲＡＭの入出力バッファを例にして本発明の特徴を説
明したが、クロックに応答して入出力を行うものであれ
ば、本発明の要旨を逸脱しない範囲で種々の変更及び適
用が可能であることはいうまでもない。
内部クロックを発生するクロック生成部を例にして説明
したが、立ち下がりエッジに応答して内部クロックを発
生してもよい。また、クロック生成部をインバータ（遅
延回路）とＮＡＮＤ回路とによって構成したが、クロッ
クの一方の反転エッジを検出する回路であればどの様な
構成の回路を用いてもよい。さらに、本発明では同期式
ＳＲＡＭの入出力バッファを例にして本発明の特徴を説
明したが、クロックに応答して入出力を行うものであれ
ば、本発明の要旨を逸脱しない範囲で種々の変更及び適
用が可能であることはいうまでもない。
【００１７】
【発明の効果】以上説明したように、ラッチ部を６個の
インバータ及び１個のラッチ回路によって構成し、当該
回路の動作を制御する内部クロックを入力されたクロッ
クの立ち上がりエッジを検出して当該エッジに応答した
パルスを生成するクロック生成部により構成することに
より、入出力特性を変えることなく同期式ラッチ回路の
素子数を減少させることができ、ブロックサイズを小さ
くするとともに消費電力をも小さくすることができる。
インバータ及び１個のラッチ回路によって構成し、当該
回路の動作を制御する内部クロックを入力されたクロッ
クの立ち上がりエッジを検出して当該エッジに応答した
パルスを生成するクロック生成部により構成することに
より、入出力特性を変えることなく同期式ラッチ回路の
素子数を減少させることができ、ブロックサイズを小さ
くするとともに消費電力をも小さくすることができる。
【図１】本発明の同期式ラッチ回路の第１の実施例を示
す回路図。
す回路図。
【図２】本発明の同期式ラッチ回路の第１の実施例の動
作を示すタイミング図。
作を示すタイミング図。
【図３】本発明の同期式ラッチ回路の第２の実施例を示
す回路図。
す回路図。
【図４】本発明の同期式ラッチ回路の第２の実施例の動
作を示すタイミング図。
作を示すタイミング図。
【図５】従来の同期式ラッチ回路の回路図。
【図６】従来の同期式ラッチ回路の動作を示すタイミン
グ図。
グ図。
１、２、３、４、５、６、７、８、１１、１２、１３、
１４、１５、１６、１７、１８、２１、２２、２３、２
４、２５、２６、２７、２８ ラッチ部 １９ クロック生成部 １０、２１０、３３０ 入力端 １２０、２２０、４３０ 出力端 ３１０、４４０ 外部クロック入力端 ３２０、４５０ 内部クロック出力端 １４０、２３０、４６０ 内部クロック入力端 ４７０ 制御信号入力端 ２０、３０、４０、７０、８０、１１０、１３０、１５
０、１６０、１７０、２００、２４０、２５０、２６
０、２７０、２８０、３００、３４０、３７０、４００
インバータ ５０、９０、１８０、３５０ トランスファゲート ２９０、３８０ ＮＡＮＤ回路 ３９０ ＮＯＲ回路 ４１０ Ｐ型ＭＯＳトランジスタ ４２０ Ｎ型ＭＯＳトランジスタ
１４、１５、１６、１７、１８、２１、２２、２３、２
４、２５、２６、２７、２８ ラッチ部 １９ クロック生成部 １０、２１０、３３０ 入力端 １２０、２２０、４３０ 出力端 ３１０、４４０ 外部クロック入力端 ３２０、４５０ 内部クロック出力端 １４０、２３０、４６０ 内部クロック入力端 ４７０ 制御信号入力端 ２０、３０、４０、７０、８０、１１０、１３０、１５
０、１６０、１７０、２００、２４０、２５０、２６
０、２７０、２８０、３００、３４０、３７０、４００
インバータ ５０、９０、１８０、３５０ トランスファゲート ２９０、３８０ ＮＡＮＤ回路 ３９０ ＮＯＲ回路 ４１０ Ｐ型ＭＯＳトランジスタ ４２０ Ｎ型ＭＯＳトランジスタ
Claims (4)
- 【請求項１】クロックの一方の反転エッジに同期してデ
ータを取り込む同期式ラッチ回路であって、前記クロッ
クの前記一方の反転エッジが現れる毎に前記一方の反転
エッジと同一方向の反転エッジをとりかつ当該反転エッ
ジから他方の反転エッジまでの期間が前記クロックの前
記一方の反転エッジから他方の反転エッジまでの期間よ
りも短い内部クロックを生成するクロック生成手段と、
データ保持手段と、データ入力端子及び前記データ保持
手段間に挿入され前記クロックの前記期間の間前記デー
タ入力端子へのデータに基づき前記データ保持部を駆動
する駆動手段とを有することを特徴とする同期式ラッチ
回路。 - 【請求項２】前記クロック手段は、一方の入力に前記ク
ロックを受け、前記クロックを遅延したクロックを他方
の入力に受けて、前記内部クロックを発生するゲート回
路を有することを特徴とする請求項１記載の同期式ラッ
チ回路。 - 【請求項３】前記駆動手段は、前記内部クロックが前記
期間の間オンとなるトランスファゲートを有することを
特徴とする請求項１または２記載の同期式ラッチ回路。 - 【請求項４】前記データ保持手段は、一方の入力及び出
力が他方の出力及び入力にそれぞれ接続された第１及び
第２のインバータを有することを特徴とする請求項１ま
たは２または３記載の同期式ラッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163455A JPH0832413A (ja) | 1994-07-15 | 1994-07-15 | 同期式ラッチ回路 |
| KR1019950020895A KR960005607A (ko) | 1994-07-15 | 1995-07-15 | 동기식 래치회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163455A JPH0832413A (ja) | 1994-07-15 | 1994-07-15 | 同期式ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832413A true JPH0832413A (ja) | 1996-02-02 |
Family
ID=15774216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6163455A Pending JPH0832413A (ja) | 1994-07-15 | 1994-07-15 | 同期式ラッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0832413A (ja) |
| KR (1) | KR960005607A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000306386A (ja) * | 1999-04-07 | 2000-11-02 | Hyundai Electronics Ind Co Ltd | データ入力バッファ回路 |
| KR100474982B1 (ko) * | 1997-05-07 | 2005-06-23 | 삼성전자주식회사 | 싱크로너스반도체장치의내부신호발생회로 |
| KR100853649B1 (ko) * | 2007-04-02 | 2008-08-25 | 삼성전자주식회사 | 레벨 컨버팅 기능을 포함하는 클럭-게이티드 래치 |
| JP2008198309A (ja) * | 2007-02-15 | 2008-08-28 | Elpida Memory Inc | 半導体メモリ集積回路 |
| JP2014146412A (ja) * | 2014-04-10 | 2014-08-14 | Ps4 Luxco S A R L | 半導体メモリ集積回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917719A (ja) * | 1982-07-21 | 1984-01-30 | Hitachi Ltd | Ｃｍｏｓフリツプフロツプ回路 |
| JPS59104820A (ja) * | 1982-12-08 | 1984-06-16 | Hitachi Ltd | フリツプフロツプ回路 |
| JPS61294687A (ja) * | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体記憶装置 |
| JPH0193916A (ja) * | 1987-10-06 | 1989-04-12 | Fujitsu Ltd | 同期式状態保持回路 |
| JPH0325793A (ja) * | 1989-06-23 | 1991-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-07-15 JP JP6163455A patent/JPH0832413A/ja active Pending
-
1995
- 1995-07-15 KR KR1019950020895A patent/KR960005607A/ko not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917719A (ja) * | 1982-07-21 | 1984-01-30 | Hitachi Ltd | Ｃｍｏｓフリツプフロツプ回路 |
| JPS59104820A (ja) * | 1982-12-08 | 1984-06-16 | Hitachi Ltd | フリツプフロツプ回路 |
| JPS61294687A (ja) * | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体記憶装置 |
| JPH0193916A (ja) * | 1987-10-06 | 1989-04-12 | Fujitsu Ltd | 同期式状態保持回路 |
| JPH0325793A (ja) * | 1989-06-23 | 1991-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474982B1 (ko) * | 1997-05-07 | 2005-06-23 | 삼성전자주식회사 | 싱크로너스반도체장치의내부신호발생회로 |
| JP2000306386A (ja) * | 1999-04-07 | 2000-11-02 | Hyundai Electronics Ind Co Ltd | データ入力バッファ回路 |
| JP4693955B2 (ja) * | 1999-04-07 | 2011-06-01 | 株式会社ハイニックスセミコンダクター | データ入力バッファ回路 |
| JP2008198309A (ja) * | 2007-02-15 | 2008-08-28 | Elpida Memory Inc | 半導体メモリ集積回路 |
| KR100853649B1 (ko) * | 2007-04-02 | 2008-08-25 | 삼성전자주식회사 | 레벨 컨버팅 기능을 포함하는 클럭-게이티드 래치 |
| JP2014146412A (ja) * | 2014-04-10 | 2014-08-14 | Ps4 Luxco S A R L | 半導体メモリ集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005607A (ko) | 1996-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7446586B2 (en) | Pulse generator | |
| US6828837B2 (en) | Low power flip-flop circuit | |
| KR100301056B1 (ko) | 싱크로너스 데이터 샘플링 회로 | |
| US6222411B1 (en) | Integrated circuit devices having synchronized signal generators therein | |
| US5687134A (en) | Synchronous semiconductor memory capable of saving a latency with a reduced circuit scale | |
| KR20000065711A (ko) | 펄스발생기를 채용한 내부클럭신호 발생회로 | |
| US20030117204A1 (en) | Clock generating circuit | |
| JPH0832413A (ja) | 同期式ラッチ回路 | |
| KR100306883B1 (ko) | 반도체메모리장치의입력버퍼 | |
| US7135935B2 (en) | Hyper-ring oscillator | |
| US6349071B1 (en) | Synchronous semiconductor storage device | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| US8295121B2 (en) | Clock buffer and a semiconductor memory apparatus using the same | |
| US6147527A (en) | Internal clock generator | |
| JPS62270098A (ja) | 半導体センス回路 | |
| US6708261B1 (en) | Multi-stage data buffers having efficient data transfer characteristics and methods of operating same | |
| JP2891176B2 (ja) | 信号伝達用タイミング調整装置 | |
| US6359488B2 (en) | Clock buffer circuit, and interface and synchronous type semiconductor memory device with clock buffer circuit | |
| KR100281103B1 (ko) | 전류 감소형 에스엠디(smd) 회로 | |
| KR200270628Y1 (ko) | 동기 반도체 메모리의 스탠바이 구동회로 | |
| KR100738958B1 (ko) | 반도체 메모리 장치의 데이터 출력 프리드라이버 | |
| KR20000065632A (ko) | 반도체 장치의 내부 클럭 발생 회로 | |
| KR100549931B1 (ko) | 반도체 메모리 장치의 데이터 출력회로 | |
| US20050083775A1 (en) | Data interface device for accessing SDRAM | |
| US6683483B1 (en) | Clock pulse width control circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |