JP3751733B2 - ローアドレスストローブ信号用入力バッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリのローアドレスストローブ信号入力バッファに関する。
【０００２】
【従来の技術】
ＤＲＡＭにおけるローアドレスストローブ信号入力バッファは、外部から入力されるローアドレスストローブ信号バーＲＡＳを、内部信号に変換する回路である。ローアドレスストローブ信号バーＲＡＳは、外部からＴＴＬレベルでローアドレスストローブ信号入力バッファに入力された後、ＣＭＯＳレベルに変換されてＤＲＡＭをイネーブルする信号である。このように、ローアドレスストローブ信号バーＲＡＳはＣＭＯＳレベルの信号ではないため、ローアドレスストローブ信号入力バッファの出力状態はＤＲＡＭ内で発生する接地ノイズにより変化することがある。即ちチップ内の接地ノイズにより、ローアドレスストローブ信号入力バッファの出力が誤動作するが、これはローアドレスストローブ信号バーＲＡＳの入力レベルのエラーが原因である。
【０００３】
図１は従来のローアドレスストローブ信号入力バッファの回路図である。
【０００４】
パワーアップリセット信号ＶＣＣＨを入力とするインバータＩ１と、インバータＩ１の出力信号をゲート入力として電源電圧をＰＭＯＳトランジスタＴ２のソース端子に印加するＰＭＯＳトランジスタＴ１と、ローアドレスストローブ信号バーＲＡＳを入力として反転信号を出力するインバータ（トランジスタＴ１のドレイン端子と接地との間にチャネルが直列で接続されるＰＭＯＳトランジスタＴ２とＮＭＯＳトランジスタＴ３とから構成された回路）と、インバータＩ１の出力信号にゲートが接続され、ノードＮ１と接地にドレイン−ソースが接続されるＮＭＯＳトランジスタＴ４と、ノードＮ１と内部信号ＰＲが出力される端子の間に直列接続されるインバータＩ２、Ｉ３とから構成される。以上のような構成要素のうち、トランジスタＴ２、Ｔ３のインバータとインバータＩ２、Ｉ３による奇数個のインバータからローアドレスストローブ信号入力バッファが形成されている。
【０００５】
このようなローアドレスストローブ信号入力バッファは、まず所定のレベル、例えば２Ｖに昇圧されるまで半導体メモリ内部の回路動作を遮断するパワーアップリセット信号ＶＣＣＨがロウレベルからハイレベルに遷移すると、初期化する。このような初期化動作は、ローアドレスストローブ信号バーＲＡＳに応答して内部信号ＰＲを出力するためのものである。
【０００６】
このような初期化状態で、ローアドレスストローブ信号バーＲＡＳがハイレベルからロウレベルに遷移すると、内部信号ＰＲがロウレベルからハイレベルに遷移する。ところが、図１の回路のタイムチャートである図２から分かるように、ローアドレスストローブ信号バーＲＡＳがロウレベルのとき、チップ内の接地ノイズによりローアドレスストローブ信号バーＲＡＳがハイレベルとして認識されると、ノードＮ１のレベルがハイレベルからロウレベルに遷移し、内部信号ＰＲはハイレベルからロウレベルに遷移する。よって、ローアドレスストローブ信号バーＲＡＳは誤動作する。
【０００７】
【発明が解決しょうとする課題】
本発明はこのような問題を解決するために、接地ノイズによる内部のローアドレス信号の誤動作を防止するローアドレスストローブの入力バッファを提供する。
【０００８】
【課題を解決するための手段】
以上のような問題を解決する本発明のローアドレスストローブ信号用入力バッファは、電源ノイズ発生時にローアドレスストローブ信号から内部信号への信号経路を遮断することを特徴とする。この場合、信号経路遮断時には、内部信号の出力端から直前にラッチしておいた内部信号を出力するようにする。
【０００９】
具体的な回路としては、ローアドレスストローブ信号を外部から受けて内部信号を出力するバッファと、内部信号に応答して所定時間活性化するパルスを出力するパルス発生器と、該パルスに応答してローアドレスストローブ信号から内部信号への信号経路を遮断するスイッチング部と、バッファの出力端子に接続されて内部信号を保持するラッチ部と、から構成されることを特徴とする。そのバッファは奇数個のインバータで構成し、このときのラッチ部は、接地とバッファの最終出力段の入力との間にソース−ドレインが接続され、ゲートにバッファの出力が入力されるトランジスタとするとよい。スイッチング部は、パルスが活性化した時に信号経路を遮断する伝送ゲートの構成とすることができる。
【００１０】
或いは次のような回路でもよい。すなわち、所定のレベルに昇圧されると内部回路を動作可能にするパワーアップリセット信号により制御され、ローアドレスストローブ信号を受けて内部信号を出力するバッファと、内部信号を遅延する遅延部と、遅延部の出力と内部信号とパワーアップリセット信号とを入力とするＮＡＮＤゲートと、ＮＡＮＤゲートの出力に応答してローアドレスストローブ信号から内部信号への信号経路を遮断するスイッチング部と、内部信号のレベルを保持するラッチ部と、から構成されることを特徴とした入力バッファとする。そのスイッチング部は、ＮＡＮＤゲートの出力がロウレベルのときに信号経路を遮断する伝送ゲートの構成とすることができる。ラッチ部は、接地とバッファの最終出力段の入力との間にソース−ドレインが接続され、ゲートにＮＡＮＤゲートの出力の反転信号が入力されるトランジスタとする。遅延部は、奇数個のインバータで構成可能である。
【００１１】
【発明の実施の形態】
図３は本発明の第１実施形態によるローアドレスストローブ信号入力バッファの回路図である。
【００１２】
図３に示す回路は、図１の回路に、パルス発生器３００と、ラッチのためのトランジスタＴ５及びスイッチング動作を行う伝送ゲートＴＧ１を備える。パルス発生器３００は内部信号ＰＲに応答して所定の時間だけ活性化するパルスφＰＳを出力する回路である。このようなパルスφＰＳに応答して駆動される伝送ゲートＴＧ１は、インバータＩ２とＩ３との間に接続される。伝送ゲートＴＧ１はＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。ＰＭＯＳトランジスタはパルスφＰＳにより制御され、ＮＭＯＳトランジスタはインバータＩ４により反転されたパルスφＰＳにより制御される。トランジスタＴ５は最終出力段のインバータＩ３の入力端子と接地との間に接続され、内部信号ＰＲ（＝バッファ出力）をゲート入力としている。
【００１３】
図４は図３に示したパルス発生器３００の回路図である。パルス発生器３００は、内部信号ＰＲが初段のインバータに入力される多段接続されたインバータＩ５〜Ｉ８と、インバータＩ５の出力とインバータＩ８の出力とを入力とするＮＯＲゲートＮＧ１とで構成されている。
【００１４】
図５は図３に示す回路のタイムチャートである。
【００１５】
パワーアップリセット信号ＶＣＣＨがロウレベルからハイレベルに遷移すると、ローアドレスストローブ信号入力バッファが初期化する。このような初期化状態で、ローアドレスストローブ信号バーＲＡＳがハイレベルからロウレベルに遷移すると、内部信号ＰＲがロウレベルからハイレベルに遷移する。すると、そのハイレベルの内部信号ＰＲがパルス発生器３００に入力され、所定の時間だけ出力信号パルスφＰＳを活性化（ハイ）させる。この信号φＰＳの活性化中は伝送ゲートＴＧ１がオフする。このとき、内部信号ＰＲはトランジスタＴ５によりハイレベルを保持することができる。またパルスφＰＳは、接地ノイズが終了してからローアドレスストローブ信号バーＲＡＳがロウレベルからハイレベルに遷移するまでロウレベルにあり、伝送ゲートＴＧ１をオンさせる。このようにオンした伝送ゲートＴＧ１を通して新たなローアドレスストローブ信号バーＲＡＳが入力される。
【００１６】
このように、接地ノイズの発生する間、ローアドレスストローブ信号バーＲＡＳと内部信号ＰＲとの信号経路を遮断するために、ノイズによる影響を受けなくなる。即ち、ローアドレスストローブ信号バーＲＡＳの入力エラーの影響を防ぐことができる。
【００１７】
内部信号ＰＲをラッチするには次のような方法でも良い。例えば、内部信号ＰＲと電源との間にチャネルが接続され、ゲートを通してパルス発生器３００の出力が入力されるトランジスタを用いて内部信号ＰＲをラッチすることができる。
【００１８】
図６は本発明の第２実施形態によるローアドレスストローブ信号入力バッファの回路図である。
【００１９】
図６に示す回路は、図１の回路に、内部信号ＰＲを反転遅延する遅延回路６００と、パワーアップリセット信号ＶＣＣＨ、内部信号ＰＲ、遅延回路６００の出力の３つの信号を入力とするＮＡＮＤゲートＮＧ２と、ＮＡＮＤゲートＮＧ２の出力φＣＫにより伝送経路の接続／断線を行う伝送ゲートＴＧ２と、出力φＣＫを反転するインバータＩ９と、ラッチのためのトランジスタＴ６と、を付け加えた構成である。
【００２０】
遅延回路６００は、図７に示すように、内部信号ＰＲが入力される奇数個のインバータＩ１０〜Ｉ１４から構成される。これらのインバータＩ１０〜Ｉ１４の数は、使用者が特定のノイズ時点でローアドレスストローブ信号バーＲＡＳを遮断するように数を調整することができる。
【００２１】
図８は図６に示す回路のタイムチャートである。
【００２２】
パワーアップリセット信号ＶＣＣＨがロウレベルからハイレベルに遷移すると、ローアドレスストローブ信号入力バッファが初期化する。このような初期化状態で、ローアドレスストローブ信号バーＲＡＳがハイレベルからロウレベルに遷移すると、内部信号ＰＲがロウレベルからハイレベルに遷移する。その内部信号ＰＲがＮＡＮＤゲートＮＧ２に入力され、パルスφＣＫを反転させる。φＣＫによりオン状態の伝送ゲートＴＧ２はオフする。内部信号ＰＲはインバータＩ９により反転する信号に応じてオンするトランジスタＴ６によりハイレベルを保持することができる。パルスφＣＫは、接地ノイズが終了するタイミングでハイレベルへ戻り、ローアドレスストローブ信号バーＲＡＳがロウレベルからハイレベルに遷移するまでハイレベルで伝送ゲートＴＧ２をオンさせる。遅延信号φＤは遅延回路６００により反転遅延された信号である。
【００２３】
【発明の効果】
以上のような本発明によると、電源ノイズによってローアドレスストローブ信号バーＲＡＳが誤動作しても、内部のローアドレスストローブ信号には影響がない。
【図面の簡単な説明】
【図１】従来のローアドレスストローブ信号入力バッファの回路図。
【図２】図１の回路のタイムチャート。
【図３】本発明の第１実施形態によるローアドレスストローブ信号入力バッファの回路図。
【図４】図３のパルス発生器の回路図。
【図５】図３の回路のタイムチャート。
【図６】本発明の第２実施形態によるローアドレスストローブ信号入力バッファの回路図。
【図７】図６の遅延回路の回路図。
【図８】図６の回路のタイムチャート。
【符号の説明】
３００ パルス発生器
６００ 遅延回路
ＮＧ１ ＮＯＲゲート
ＮＧ２ ＮＡＮＤゲート
ＴＧ１、ＴＧ２ 伝送ゲート
Ｉ１〜Ｉ１４ インバータ
Ｔ１〜Ｔ６ トランジスタ
【発明の属する技術分野】
本発明は半導体メモリのローアドレスストローブ信号入力バッファに関する。
【０００２】
【従来の技術】
ＤＲＡＭにおけるローアドレスストローブ信号入力バッファは、外部から入力されるローアドレスストローブ信号バーＲＡＳを、内部信号に変換する回路である。ローアドレスストローブ信号バーＲＡＳは、外部からＴＴＬレベルでローアドレスストローブ信号入力バッファに入力された後、ＣＭＯＳレベルに変換されてＤＲＡＭをイネーブルする信号である。このように、ローアドレスストローブ信号バーＲＡＳはＣＭＯＳレベルの信号ではないため、ローアドレスストローブ信号入力バッファの出力状態はＤＲＡＭ内で発生する接地ノイズにより変化することがある。即ちチップ内の接地ノイズにより、ローアドレスストローブ信号入力バッファの出力が誤動作するが、これはローアドレスストローブ信号バーＲＡＳの入力レベルのエラーが原因である。
【０００３】
図１は従来のローアドレスストローブ信号入力バッファの回路図である。
【０００４】
パワーアップリセット信号ＶＣＣＨを入力とするインバータＩ１と、インバータＩ１の出力信号をゲート入力として電源電圧をＰＭＯＳトランジスタＴ２のソース端子に印加するＰＭＯＳトランジスタＴ１と、ローアドレスストローブ信号バーＲＡＳを入力として反転信号を出力するインバータ（トランジスタＴ１のドレイン端子と接地との間にチャネルが直列で接続されるＰＭＯＳトランジスタＴ２とＮＭＯＳトランジスタＴ３とから構成された回路）と、インバータＩ１の出力信号にゲートが接続され、ノードＮ１と接地にドレイン−ソースが接続されるＮＭＯＳトランジスタＴ４と、ノードＮ１と内部信号ＰＲが出力される端子の間に直列接続されるインバータＩ２、Ｉ３とから構成される。以上のような構成要素のうち、トランジスタＴ２、Ｔ３のインバータとインバータＩ２、Ｉ３による奇数個のインバータからローアドレスストローブ信号入力バッファが形成されている。
【０００５】
このようなローアドレスストローブ信号入力バッファは、まず所定のレベル、例えば２Ｖに昇圧されるまで半導体メモリ内部の回路動作を遮断するパワーアップリセット信号ＶＣＣＨがロウレベルからハイレベルに遷移すると、初期化する。このような初期化動作は、ローアドレスストローブ信号バーＲＡＳに応答して内部信号ＰＲを出力するためのものである。
【０００６】
このような初期化状態で、ローアドレスストローブ信号バーＲＡＳがハイレベルからロウレベルに遷移すると、内部信号ＰＲがロウレベルからハイレベルに遷移する。ところが、図１の回路のタイムチャートである図２から分かるように、ローアドレスストローブ信号バーＲＡＳがロウレベルのとき、チップ内の接地ノイズによりローアドレスストローブ信号バーＲＡＳがハイレベルとして認識されると、ノードＮ１のレベルがハイレベルからロウレベルに遷移し、内部信号ＰＲはハイレベルからロウレベルに遷移する。よって、ローアドレスストローブ信号バーＲＡＳは誤動作する。
【０００７】
【発明が解決しょうとする課題】
本発明はこのような問題を解決するために、接地ノイズによる内部のローアドレス信号の誤動作を防止するローアドレスストローブの入力バッファを提供する。
【０００８】
【課題を解決するための手段】
以上のような問題を解決する本発明のローアドレスストローブ信号用入力バッファは、電源ノイズ発生時にローアドレスストローブ信号から内部信号への信号経路を遮断することを特徴とする。この場合、信号経路遮断時には、内部信号の出力端から直前にラッチしておいた内部信号を出力するようにする。
【０００９】
具体的な回路としては、ローアドレスストローブ信号を外部から受けて内部信号を出力するバッファと、内部信号に応答して所定時間活性化するパルスを出力するパルス発生器と、該パルスに応答してローアドレスストローブ信号から内部信号への信号経路を遮断するスイッチング部と、バッファの出力端子に接続されて内部信号を保持するラッチ部と、から構成されることを特徴とする。そのバッファは奇数個のインバータで構成し、このときのラッチ部は、接地とバッファの最終出力段の入力との間にソース−ドレインが接続され、ゲートにバッファの出力が入力されるトランジスタとするとよい。スイッチング部は、パルスが活性化した時に信号経路を遮断する伝送ゲートの構成とすることができる。
【００１０】
或いは次のような回路でもよい。すなわち、所定のレベルに昇圧されると内部回路を動作可能にするパワーアップリセット信号により制御され、ローアドレスストローブ信号を受けて内部信号を出力するバッファと、内部信号を遅延する遅延部と、遅延部の出力と内部信号とパワーアップリセット信号とを入力とするＮＡＮＤゲートと、ＮＡＮＤゲートの出力に応答してローアドレスストローブ信号から内部信号への信号経路を遮断するスイッチング部と、内部信号のレベルを保持するラッチ部と、から構成されることを特徴とした入力バッファとする。そのスイッチング部は、ＮＡＮＤゲートの出力がロウレベルのときに信号経路を遮断する伝送ゲートの構成とすることができる。ラッチ部は、接地とバッファの最終出力段の入力との間にソース−ドレインが接続され、ゲートにＮＡＮＤゲートの出力の反転信号が入力されるトランジスタとする。遅延部は、奇数個のインバータで構成可能である。
【００１１】
【発明の実施の形態】
図３は本発明の第１実施形態によるローアドレスストローブ信号入力バッファの回路図である。
【００１２】
図３に示す回路は、図１の回路に、パルス発生器３００と、ラッチのためのトランジスタＴ５及びスイッチング動作を行う伝送ゲートＴＧ１を備える。パルス発生器３００は内部信号ＰＲに応答して所定の時間だけ活性化するパルスφＰＳを出力する回路である。このようなパルスφＰＳに応答して駆動される伝送ゲートＴＧ１は、インバータＩ２とＩ３との間に接続される。伝送ゲートＴＧ１はＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。ＰＭＯＳトランジスタはパルスφＰＳにより制御され、ＮＭＯＳトランジスタはインバータＩ４により反転されたパルスφＰＳにより制御される。トランジスタＴ５は最終出力段のインバータＩ３の入力端子と接地との間に接続され、内部信号ＰＲ（＝バッファ出力）をゲート入力としている。
【００１３】
図４は図３に示したパルス発生器３００の回路図である。パルス発生器３００は、内部信号ＰＲが初段のインバータに入力される多段接続されたインバータＩ５〜Ｉ８と、インバータＩ５の出力とインバータＩ８の出力とを入力とするＮＯＲゲートＮＧ１とで構成されている。
【００１４】
図５は図３に示す回路のタイムチャートである。
【００１５】
パワーアップリセット信号ＶＣＣＨがロウレベルからハイレベルに遷移すると、ローアドレスストローブ信号入力バッファが初期化する。このような初期化状態で、ローアドレスストローブ信号バーＲＡＳがハイレベルからロウレベルに遷移すると、内部信号ＰＲがロウレベルからハイレベルに遷移する。すると、そのハイレベルの内部信号ＰＲがパルス発生器３００に入力され、所定の時間だけ出力信号パルスφＰＳを活性化（ハイ）させる。この信号φＰＳの活性化中は伝送ゲートＴＧ１がオフする。このとき、内部信号ＰＲはトランジスタＴ５によりハイレベルを保持することができる。またパルスφＰＳは、接地ノイズが終了してからローアドレスストローブ信号バーＲＡＳがロウレベルからハイレベルに遷移するまでロウレベルにあり、伝送ゲートＴＧ１をオンさせる。このようにオンした伝送ゲートＴＧ１を通して新たなローアドレスストローブ信号バーＲＡＳが入力される。
【００１６】
このように、接地ノイズの発生する間、ローアドレスストローブ信号バーＲＡＳと内部信号ＰＲとの信号経路を遮断するために、ノイズによる影響を受けなくなる。即ち、ローアドレスストローブ信号バーＲＡＳの入力エラーの影響を防ぐことができる。
【００１７】
内部信号ＰＲをラッチするには次のような方法でも良い。例えば、内部信号ＰＲと電源との間にチャネルが接続され、ゲートを通してパルス発生器３００の出力が入力されるトランジスタを用いて内部信号ＰＲをラッチすることができる。
【００１８】
図６は本発明の第２実施形態によるローアドレスストローブ信号入力バッファの回路図である。
【００１９】
図６に示す回路は、図１の回路に、内部信号ＰＲを反転遅延する遅延回路６００と、パワーアップリセット信号ＶＣＣＨ、内部信号ＰＲ、遅延回路６００の出力の３つの信号を入力とするＮＡＮＤゲートＮＧ２と、ＮＡＮＤゲートＮＧ２の出力φＣＫにより伝送経路の接続／断線を行う伝送ゲートＴＧ２と、出力φＣＫを反転するインバータＩ９と、ラッチのためのトランジスタＴ６と、を付け加えた構成である。
【００２０】
遅延回路６００は、図７に示すように、内部信号ＰＲが入力される奇数個のインバータＩ１０〜Ｉ１４から構成される。これらのインバータＩ１０〜Ｉ１４の数は、使用者が特定のノイズ時点でローアドレスストローブ信号バーＲＡＳを遮断するように数を調整することができる。
【００２１】
図８は図６に示す回路のタイムチャートである。
【００２２】
パワーアップリセット信号ＶＣＣＨがロウレベルからハイレベルに遷移すると、ローアドレスストローブ信号入力バッファが初期化する。このような初期化状態で、ローアドレスストローブ信号バーＲＡＳがハイレベルからロウレベルに遷移すると、内部信号ＰＲがロウレベルからハイレベルに遷移する。その内部信号ＰＲがＮＡＮＤゲートＮＧ２に入力され、パルスφＣＫを反転させる。φＣＫによりオン状態の伝送ゲートＴＧ２はオフする。内部信号ＰＲはインバータＩ９により反転する信号に応じてオンするトランジスタＴ６によりハイレベルを保持することができる。パルスφＣＫは、接地ノイズが終了するタイミングでハイレベルへ戻り、ローアドレスストローブ信号バーＲＡＳがロウレベルからハイレベルに遷移するまでハイレベルで伝送ゲートＴＧ２をオンさせる。遅延信号φＤは遅延回路６００により反転遅延された信号である。
【００２３】
【発明の効果】
以上のような本発明によると、電源ノイズによってローアドレスストローブ信号バーＲＡＳが誤動作しても、内部のローアドレスストローブ信号には影響がない。
【図面の簡単な説明】
【図１】従来のローアドレスストローブ信号入力バッファの回路図。
【図２】図１の回路のタイムチャート。
【図３】本発明の第１実施形態によるローアドレスストローブ信号入力バッファの回路図。
【図４】図３のパルス発生器の回路図。
【図５】図３の回路のタイムチャート。
【図６】本発明の第２実施形態によるローアドレスストローブ信号入力バッファの回路図。
【図７】図６の遅延回路の回路図。
【図８】図６の回路のタイムチャート。
【符号の説明】
３００ パルス発生器
６００ 遅延回路
ＮＧ１ ＮＯＲゲート
ＮＧ２ ＮＡＮＤゲート
ＴＧ１、ＴＧ２ 伝送ゲート
Ｉ１〜Ｉ１４ インバータ
Ｔ１〜Ｔ６ トランジスタ
Claims (8)
- 所定のレベルに昇圧されると内部回路を動作可能にするパワーアップリセット信号により制御され、ローアドレスストローブ信号を外部から受けて内部信号を出力するバッファと、
前記内部信号を遅延する遅延部と、
前記遅延部の出力と前記内部信号と前記パワーアップリセット信号との組み合わせ信号に応答して前記ローアドレスストローブ信号から前記内部信号への信号経路を遮断するスイッチング部と、
前記組み合わせ信号に応答して前記内部信号を保持するラッチ部と、
から構成されることを特徴とするローアドレスストローブ信号用入力バッファ。 - 前記バッファは奇数個のインバータで構成される請求項１記載のローアドレスストローブ信号用入力バッファ。
- 前記スイッチング部は、前記組み合わせ信号に応答して前記信号経路を遮断する伝送ゲートである請求項１又は請求項２記載のローアドレスストローブ信号用入力バッファ。
- 前記ラッチ部は、接地と前記バッファの最終出力段の入力との間にソース−ドレインが接続され、ゲートに前記組み合わせ信号が入力されるトランジスタである請求項１〜３のいずれか１項に記載のローアドレスストローブ信号用入力バッファ。
- 所定のレベルに昇圧されると内部回路を動作可能にするパワーアップリセット信号により制御され、ローアドレスストローブ信号を受けて内部信号を出力するバッファと、
前記内部信号を遅延する遅延部と、
前記遅延部の出力と前記内部信号と前記パワーアップリセット信号とを入力とするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力に応答して前記ローアドレスストローブ信号から前記内部信号への信号経路を遮断するスイッチング部と、
前記内部信号のレベルを保持するラッチ部と、
から構成されることを特徴とするローアドレスストローブ信号用入力バッファ。 - 前記スイッチング部は、前記ＮＡＮＤゲートの出力がロウレベルのときに前記信号経路を遮断する伝送ゲートである請求項５に記載のローアドレスストローブ信号用入力バッファ。
- 前記ラッチ部は、接地と前記バッファの最終出力段の入力との間にソース−ドレインが接続され、ゲートに前記ＮＡＮＤゲートの出力の反転信号が入力されるトランジスタである請求項５又は請求項６に記載のローアドレスストローブ信号用入力バッファ。
- 前記遅延部は、奇数個のインバータで構成される請求項５〜請求項７のいずれか１項に記載のローアドレスストローブ信号用入力バッファ。
Applications Claiming Priority (2)
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| SG (1) | SG82577A1 (ja) |
| TW (1) | TW494408B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106586741A (zh) * | 2017-01-16 | 2017-04-26 | 广州广日电梯工业有限公司 | 一种适用于电梯操纵箱的脉冲式按钮及装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505262B1 (en) * | 1999-11-30 | 2003-01-07 | Intel Corporation | Glitch protection and detection for strobed data |
| US6791892B2 (en) * | 2001-07-18 | 2004-09-14 | Samsung Electronics Co., Ltd. | Method of generating an initializing signal during power-up of semiconductor memory device |
| DE10232859B4 (de) * | 2001-07-18 | 2014-11-13 | Samsung Electronics Co., Ltd. | Verfahren zur Erzeugung eines Initialisierungssignals |
| US6901018B2 (en) * | 2001-07-18 | 2005-05-31 | Samsung Electronics Co, Ltd. | Method of generating initializing signal in semiconductor memory device |
| KR100408723B1 (ko) * | 2001-12-21 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 파워-업 신호 발생장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183989A (ja) * | 1984-02-29 | 1985-09-19 | Mitsubishi Electric Corp | エレベ−タ制御装置 |
| JPS60261382A (ja) * | 1984-06-07 | 1985-12-24 | Mitsubishi Electric Corp | エレベ−タの制御装置 |
| JPS62233082A (ja) * | 1986-04-03 | 1987-10-13 | Mitsubishi Electric Corp | 交流エレベ−タ−の速度制御装置 |
| JP2645655B2 (ja) * | 1987-11-14 | 1997-08-25 | 株式会社日立ビルシステム | 永久磁石同期電動機の制御装置 |
| JPH05270755A (ja) * | 1992-03-25 | 1993-10-19 | Hitachi Ltd | エレベーターの保全装置 |
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
| KR960009960B1 (ko) * | 1994-03-12 | 1996-07-25 | 금성일렉트론 주식회사 | 디램의 리프레쉬 콘트롤회로 |
-
1997
- 1997-01-10 KR KR1019970000484A patent/KR100224764B1/ko not_active IP Right Cessation
-
1998
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Cited By (2)
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