JPS62269992A - Pattern overlapping system - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔目　次〕　　　　　　　　　　　　　　ページ概要・
・・・・・・・・・・・・・・・・２産業上の利用分野
・・・・・・・・・・・３従来の技術・・・・・・・・
・・・・・・３発明が解決しようとする問題点・・・・
・５問題点を解決するための手段・・・・・・７作用・
・・・・・・・・・・・・・・・・８発明の実施例・・
・・・・・・・・・・・９工、実施例と第１図との対応
関係・・・９■、実施例の構成・・・・・・・・・１０
■、実施例の動作・・・・・・・・・１３■、実施例の
まとめ・・・・・・・・１９Ｖ、発明の変形態様・・・
・・・・・１９発明の効果・・・・・・・・・・・・・
２゜〔概　要〕 パターン重畳方式であって、直列的に接続されり複数の
パターン保持手段のそれぞれの保持パターン出力信号を
並列的に受信して、選択的な構成によるビットパターン
の多重化混合信号を得、入カバターンの出力順序を保持
したままデータの位置が可変されるようにすることによ
り、パターン重ね合わせに要する速度を相対的に低下さ
せることができる。[Detailed Description of the Invention] 3. Detailed Description of the Invention [Table of Contents] Page Overview/
・・・・・・・・・・・・・・・・・・2 Industrial application fields・・・・・・・・・・・・3 Conventional technology・・・・・・・・・・・・
...3 Problems that the invention attempts to solve...
・Means to solve the 5 problems...7 actions・
・・・・・・・・・・・・・・・8 Examples of the invention...
・・・・・・・・・9 Construction, Correspondence between the example and Fig. 1...9 ■, Structure of the example...10
■, Operation of the embodiment...13■, Summary of the embodiment...19V, Variations of the invention...
・・・・・・19 Effects of invention・・・・・・・・・・・・・・・
2゜ [Overview] A pattern superimposition method in which held pattern output signals from a plurality of pattern holding means connected in series are received in parallel, and bit patterns are multiplexed and mixed by a selective configuration. By obtaining a signal and changing the position of data while maintaining the output order of input patterns, the speed required for pattern overlay can be relatively reduced.

〔産業上の利用分野〕[Industrial application field]

本発明は、パターン重畳方式に関し、特に、ＣＲ７表示
画面上にてマウスカーソル、ウンイドウ表示を行なうた
めに、表示用に出力するパターンをずらして重ね合わせ
た情報信号を得るようにしたパターン重畳方式に関する
ものである。The present invention relates to a pattern superimposition method, and more particularly to a pattern superposition method in which a pattern to be output for display is shifted and an information signal is obtained by superimposing a pattern to be output for display in order to display a mouse cursor and a window on a CR7 display screen. It is something.

〔従来の技術〕[Conventional technology]

従来、このような装置として、第６図に示すようなもの
があった。第７図（ａ）〜（ｇ）は、第６図の従来例の
信号波形を示す。以下、両図を参照する。Conventionally, there has been a device as shown in FIG. 6 as such a device. FIGS. 7(a) to (g) show signal waveforms of the conventional example shown in FIG. Please refer to both figures below.

フレームメモリ６５１に格納されている表示データは、
８ビツトで構成されるデータ毎に続出指令信号６５３　
（第７図（ａ）参照）に同期して読み出される（第７図
（ｂ）参照）。しかる後、データバス６５５を介して第
１パラレル−シリアル（以下、Ｐ／Ｓと示す）変換回路
６５７に供給されて、クロック信号６１１　（第７図（
ｄ）参照）に同期してシリアルデータ信号６５９にデー
タ変換される（第７図（ｃ）参照）。The display data stored in the frame memory 651 is
A continuous command signal 653 is generated for each data consisting of 8 bits.
(see FIG. 7(a)) and is read out in synchronization with (see FIG. 7(b)). Thereafter, the clock signal 611 (see FIG.
The data is converted into a serial data signal 659 in synchronization with (see FIG. 7(c)).

また、カーソル表示を為すためのパターン出力信号６１
３はカーソルパターン発生回路６１５から、クロック信
号６１１に同期して８ビツトのパラレルデータとして発
生される（第７図（ｉｌｌ）参照）。この饗ターン出力
信号６１３も、第２Ｐ／Ｓ変換回路６６１において同様
にして、シリアルパターン信号６６３に変換される（第
７図（ｆ）参照）。Also, a pattern output signal 61 for displaying a cursor.
3 is generated from the cursor pattern generation circuit 615 as 8-bit parallel data in synchronization with the clock signal 611 (see FIG. 7 (ill)). This turn output signal 613 is also converted into a serial pattern signal 663 in the second P/S conversion circuit 661 in the same manner (see FIG. 7(f)).

シリアルデータ信号６５９およびシリアルパターン信号
６６３は混合回路６６５に共通に導入されて混合され（
第７図（ｇ）参照）、そのようにして重ね合わされた混
合信号６６７がＣＲＴ装置部（図示せず）に供給される
。当該ＣＲＴ装置部では、そのように混合された混合信
号６６７に応じて、カーソル表示を行なう。The serial data signal 659 and the serial pattern signal 663 are commonly introduced into a mixing circuit 665 and mixed (
(See FIG. 7(g)), the thus superimposed mixed signal 667 is supplied to a CRT unit (not shown). The CRT device section displays a cursor in accordance with the mixed signal 667 thus mixed.

このようにして、パターン出力信号６１３を画面表示位
置に同期して発生させ、フレームメモリ６５１から発生
されるデータに重ね合わせている。In this way, the pattern output signal 613 is generated in synchronization with the screen display position and is superimposed on the data generated from the frame memory 651.

これにより、表示画面の１ドツトに対応するビットマツ
プメモリに、直線、パターンデータを書き込み、ビット
マツプディスプレイ上にパターンの表示を行なうように
している。つまり、ハードウェア手法によってカーソル
表示を実現するようにしている。Thereby, straight line and pattern data are written in the bitmap memory corresponding to one dot on the display screen, and the pattern is displayed on the bitmap display. In other words, the cursor display is realized using a hardware method.

従って、書き込み位置のデータの退避および書き込みと
いう処理をソフトウェア手法によって実現する必要性が
ないので、ソフトウェアの負担が軽くなる。Therefore, there is no need to implement the process of saving and writing data at the write position using a software method, which reduces the burden on the software.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところで、上述した従来方式にあっては、混合信号６６
７を得るための混合はパラレル−シリアルの変換後に行
なっている。そのため、パターン合成を行なう混合回路
６６５としては、高速性が要求される。そこでは、タイ
ミング等を厳しく規制して切り換え選択を行なうように
している。By the way, in the conventional method described above, the mixed signal 66
The mixing to obtain 7 is performed after parallel-to-serial conversion. Therefore, the mixing circuit 665 that performs pattern synthesis is required to be high-speed. In this case, switching selection is performed by strictly regulating timing and the like.

しかしながら、表示解像度を上げるためには、ビット数
を大きくし且つ混合回路６６５の切り換え選択動作を高
速としなければならない。However, in order to increase the display resolution, the number of bits must be increased and the switching and selection operation of the mixing circuit 665 must be made faster.

例えば、ラスク走査型ＣＲＴ表示画面上において、カー
ソル表示を行なう場合、ドツト単位で移動するパターン
、画面上で任意の大きさを有する矩形の分割画面表示を
行なうことが必要である。For example, when displaying a cursor on a rask scanning type CRT display screen, it is necessary to display a pattern that moves in units of dots and a split-screen display of a rectangle having an arbitrary size on the screen.

また、表示画面の解像度に対しては、９６０Ｘ４８０〜
１０’２４Ｘ７６８等が要請されている。更に、高解像
度のものが要請されている。In addition, the resolution of the display screen is 960X480 ~
10'24X768 etc. are requested. Furthermore, high resolution is required.

そのような高解像度が要求される場合、混合信号６６７
におけるドツトの繰り返し周波数は、飛び越し走査のと
きには、３０ＭＨｚ〜７０ＭＨｚにも達する。その場合
、混合回路６６５としては極めて高速な動作が必要とさ
れる。そのため、表示解像度を高めることはできないと
いう問題点があった。If such high resolution is required, the mixed signal 667
The repetition frequency of dots in the interlaced scanning ranges from 30 MHz to 70 MHz. In that case, the mixing circuit 665 is required to operate at extremely high speed. Therefore, there was a problem in that the display resolution could not be increased.

本発明は、このような点にかんがみて創作されたもので
あり、高速動作の回路素子を用いることなく、解像度を
上げることができるパターン重畳方式を提供することを
目的としている。The present invention was created in view of these points, and an object of the present invention is to provide a pattern superimposition method that can increase resolution without using high-speed operation circuit elements.

〔問題点を解決するための手段〕[Means for solving problems]

第１図は本発明のパターン重畳方式の原理ブロック図で
ある。FIG. 1 is a block diagram of the principle of the pattern superimposition method of the present invention.

図において、パターン発生手段１１５は、クロック信号
１１１に応じて、複数ビット幅のパターン信号１１３を
発生する。In the figure, pattern generating means 115 generates a pattern signal 113 having a width of multiple bits in response to a clock signal 111.

複数のパターン保持手段１１７のそれぞれは、クロック
信号１１１に応じてパターン信号１１３のデータを保持
し、順次転送するように、直列的に接続されている。Each of the plurality of pattern holding means 117 is connected in series so as to hold the data of the pattern signal 113 in response to the clock signal 111 and sequentially transfer the data.

選択切換手段１２５は、各パターン保持手段１１７の保
持パターン出力信号１１９を並列的に受信し、選択信号
１２１の選択情報に応じて保持パターン出力信号１１９
を構成する複数ビー／　）を選択し、該選択された構成
によるビットパターンの多重化混合信号１２３を出力す
る。The selection switching means 125 receives the held pattern output signals 119 of each pattern holding means 117 in parallel, and switches the held pattern output signals 119 according to the selection information of the selection signal 121.
A multiplexed mixed signal 123 of a bit pattern according to the selected configuration is output.

従って、構成全体として、直列的に接続された複数のパ
ターン保持手段１１７のそれぞれの保持パターン出力信
号１１９を並列的に受信して、選択情報に応じた構成に
よるビットパターンの多重化混合信号１２３を得ること
により、入カバターンの出力順序を保持したままデータ
の位置を可変するように構成されている。Therefore, as a whole, the holding pattern output signals 119 of the plurality of pattern holding means 117 connected in series are received in parallel, and a multiplexed mixed signal 123 of bit patterns according to the configuration according to the selection information is generated. By obtaining the input pattern, the data position can be varied while maintaining the output order of the input pattern.

〔作　用〕[For production]

パターン信号１１３のデータはクロック信号１１１に応
じて、複数のパターン保持手段１１７のそれぞれで、保
持、順次転送される。The data of the pattern signal 113 is held and sequentially transferred by each of the plurality of pattern holding means 117 according to the clock signal 111.

複数のパターン保持手段１１７のそれぞれから出力され
る保持パターン出力信号１１９は、選択切換手段１２５
に並列的に供給されて、選択信号１２１の選択情報に応
じた構成によるビットパターンの多重化混合信号１２３
が発生される。The holding pattern output signal 119 output from each of the plurality of pattern holding means 117 is sent to the selection switching means 125.
A multiplexed mixed signal 123 of a bit pattern configured according to selection information of the selection signal 121 is supplied in parallel to the selection signal 121.
is generated.

本発明にあっては、シリアル化することなく、パラレル
データである保持パターン出力信号１１９に基づいてビ
ット選択をしており、高速処理を行なわないので、容易
に解像度をあげることができる。In the present invention, bit selection is performed based on the holding pattern output signal 119, which is parallel data, without serialization, and high-speed processing is not performed, so the resolution can be easily increased.

〔発明の実施例〕[Embodiments of the invention]

以下、図面に基づいて本発明の実施例について詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail based on the drawings.

第２図は本発明の一実施例におけるパターン重畳方式を
用いた表示制御装置の構成を示し、第３はその一部回路
を示す。FIG. 2 shows the configuration of a display control device using a pattern superimposition method according to an embodiment of the present invention, and FIG. 3 shows a part of its circuit.

Ｉい　　　と−Ｊｌ“との、応　へ ここで、本発明の実施例と第１図との対応関係を述べて
おく。The correspondence between the embodiments of the present invention and FIG. 1 will now be described.

クロック信号１１１は、クロック信号２１１に相当する
。Clock signal 111 corresponds to clock signal 211.

パターン信号１１３は、パターン出力信号２１３に相当
する。The pattern signal 113 corresponds to the pattern output signal 213.

パターン発生手段１１５は、カーソルパターン発生回路
２１５に相当する。The pattern generating means 115 corresponds to the cursor pattern generating circuit 215.

パターン保持手段１１７は、第２レジスタ２１７２およ
び第２レジスタ２１７２に相当する。The pattern holding means 117 corresponds to the second register 2172 and the second register 2172 .

保持パターン出力信号１１９は、保持パターン出力信号
２１９に相当する。The holding pattern output signal 119 corresponds to the holding pattern output signal 219.

選択信号１２１は、選択入力信号２２１に相当する。The selection signal 121 corresponds to the selection input signal 221.

多重化混合信号１２３は、パターン多重化信号２２３に
相当する。The multiplexed mixed signal 123 corresponds to the pattern multiplexed signal 223.

選択切換手段１２５は、マルチプレクサ２２５に相当す
る。The selection switching means 125 corresponds to the multiplexer 225.

ｌ−大ｉ±少盪底 以上のような対応関係があるものとして、以下本発明の
実施例について説明する。Embodiments of the present invention will be described below assuming that there is a correspondence relationship such as l-large i±small-diameter or above.

第２図において、フレームメモリ２５１はビットマツプ
メモリである。このフレームメモリ２５１には、その書
き込み時にデータバス２５５を介して、指定アドレスに
８ビット幅の表示データが格納される。In FIG. 2, frame memory 251 is a bitmap memory. In this frame memory 251, 8-bit width display data is stored at a designated address via the data bus 255 at the time of writing.

また、表示データの読み出し時には、続出指令信号２５
３に基づいて、アドレスバス２５６によるアドレス指定
信号に従ってデータバス２５５に読み出される。ここで
、データは８ビツトを単位として、読出指令信号２５３
に同期して読み出され、混合回路２６５に供給される。In addition, when reading display data, the successive command signal 25
3 and read out onto data bus 255 according to addressing signals by address bus 256. Here, the data is read in units of 8 bits by the read command signal 253.
is read out in synchronization with and supplied to the mixing circuit 265.

また、カーソルパターン発生回路２１５はクロック信号
２１１に同期して、記憶されているカーソルパターンを
所定タイミングで出力する。その出カバターンを表すパ
ターン出力信号２１３は、カーソルパターン保持回路２
２０に供給される。Further, the cursor pattern generation circuit 215 outputs the stored cursor pattern at a predetermined timing in synchronization with the clock signal 211. A pattern output signal 213 representing the output pattern is transmitted to the cursor pattern holding circuit 2.
20.

このカーソルパターン保持回路２２０は、クロック信号
２１１に応じて、選択入力信号２２１の選択情報に基づ
いてパターン多重化信号２２３を発生する。このパター
ン多重化信号２２３は、混合回路２６５に供給される。This cursor pattern holding circuit 220 generates a pattern multiplexed signal 223 based on selection information of a selection input signal 221 in response to a clock signal 211 . This pattern multiplexed signal 223 is supplied to a mixing circuit 265.

混合回路２６５は、フレームメモリ２５１から読み出さ
れたデータと、パターン多重化信号２２３とを混合して
、８ビツトの混合信号２６７を出力する。次段のＰ／Ｓ
変換回路２６９で、混合信号２６７のパラレルデータは
、シリアルデータに変換される。その変換されたシリア
ル信号２７１に応じて、ラスク走査型のＣＲ７表示部２
７３はカーソル表示を行なう。The mixing circuit 265 mixes the data read from the frame memory 251 and the pattern multiplexed signal 223 and outputs an 8-bit mixed signal 267. Next stage P/S
A conversion circuit 269 converts the parallel data of the mixed signal 267 into serial data. According to the converted serial signal 271, the rask scanning type CR7 display section 2
73 displays a cursor.

第３図は、第２図に示したカーソルパターン保持回路２
２０の詳細の回路を示す。ここで、２つのレジスタ２１
７１および２１７２は直列的に接続されている。つまり
、初段の第ルジスタ２１７１のデータ入力端子Ｄ１〜Ｄ
８には、カーソルパターン発生回路２１５から供給され
る８ビツトのパターン出力信号２１３が入力されている
。また、その第ルジスタ２１７１のデータ出力端子Ｑ１
〜Ｑ８′に生じる８ビツトの保持パターン出力信号２１
９が、次段の第２レジスタ２１７２のデータ入力端子Ｄ
１〜ＤＢに供給されるようになっている。FIG. 3 shows the cursor pattern holding circuit 2 shown in FIG.
20 shows the circuit in detail. Here, two registers 21
71 and 2172 are connected in series. In other words, the data input terminals D1 to D of the first-stage Lujistor 2171
An 8-bit pattern output signal 213 supplied from the cursor pattern generation circuit 215 is input to 8. Also, the data output terminal Q1 of the first register 2171
~Q8' 8-bit holding pattern output signal 21
9 is the data input terminal D of the second register 2172 in the next stage.
1 to DB.

第ルジスタ２１７１および第２レジスタ２１７２のクロ
ック端子ＣＬＫにクロック信号２１１が、クリア端子Ｃ
ＬＲにリセット信号２１２がそれぞれ共通に供給される
。The clock signal 211 is applied to the clock terminal CLK of the first register 2171 and the second register 2172, and the clock signal 211 is applied to the clear terminal CLK of the second register 2171 and the second register 2172.
A reset signal 212 is commonly supplied to LR.

マルチプレクサ２２５の第１データ入力端子Ａ１〜Ａ８
および第２データ入力端子８１〜Ｂ８には、第ルジスタ
２１７１の第１保持パターン出力信号２】９１および第
２レジスタ２１７２の第２保持パターン出力信号２１９
２が、それぞれ対応して導入されるようになっている。First data input terminals A1 to A8 of multiplexer 225
The second data input terminals 81 to B8 are supplied with the first holding pattern output signal 2]91 of the first register 2171 and the second holding pattern output signal 219 of the second register 2172.
2 have been introduced correspondingly.

また、このマルチプレクサ２２５の選択情報入力端子Ｓ
Ｏ〜＄２に、３ビツトの選択人力信号２２１が供給され
るようになっている。In addition, the selection information input terminal S of this multiplexer 225
A 3-bit selection manual signal 221 is supplied to O to $2.

ｌ工ＪＪｌ引λ肱作 上述したような構成による本発明実施例のパターン重畳
方式の動作を説明する。The operation of the pattern superimposition method according to the embodiment of the present invention having the above-described configuration will be described.

フレームメモリ２５１からは、８ビツトを単位として、
サイクリフクにその格納表示データが読み出される。そ
の読み出しは、ＣＲ７表示部２７３のラスク走査に同期
している。また、ＣＲ７表示部２７３での走査が達した
ときに、カーソルパターンが出力される。From the frame memory 251, in units of 8 bits,
The stored display data is read out to the cycle link. The reading is synchronized with the rask scan of the CR7 display section 273. Further, when the scanning on the CR7 display section 273 reaches the end, a cursor pattern is output.

第４図は、第３図に示すマルチプレクサ２２５０人力と
出力との関係を示す。FIG. 4 shows the relationship between power and output of the multiplexer 2250 shown in FIG. 3.

いま、選択入力信号２２１の各ビットの論理状態を“Ｌ
”および“Ｈ”で表し、３ビツトであるから８通りの選
択状態がある。そのような各状態に応じて、第１保持パ
ターン出力信号２１９１および第２保持パターン出力信
号２１９２の１６ビツトの情報が選択されて、８ビツト
のパターン多重化信号２２３が、その出力端子Ｙｌ−Ｙ
８から出力される。Now, the logic state of each bit of the selection input signal 221 is set to “L”.
” and “H”, and since there are 3 bits, there are 8 selection states. According to each state, the 16-bit information of the first holding pattern output signal 2191 and the second holding pattern output signal 2192 is is selected, and the 8-bit pattern multiplexed signal 223 is sent to its output terminal Yl-Y.
Output from 8.

例えば、選択入力信号２２１の３ビツトの論理状態が（
’Ｌ”、“Ｌ”、“Ｌ゛］ならば、パターン多重化信号
２２３のビット情報は、第１保持パターン出力信号２１
９１の８ビツトのみとなる。For example, the logic state of the 3 bits of the selection input signal 221 is (
'L', 'L', 'L'], the bit information of the pattern multiplexed signal 223 is the first holding pattern output signal 21
There are only 91 8 bits.

また、選択入力信号２２１の３ビツトの論理状態が〔Ｌ
”、“Ｌ“、“Ｈ”〕ならば、パターン多重化信号２２
３のビット情報は、第２保持パターン出力信号２１９２
の第８ピント（Ｂ８）および第１保持パターン出力信号
２１９１の第１ビツト〜第７ビノト　（Ａｌ〜Ａ７）と
なる。Further, the logic state of the 3 bits of the selection input signal 221 is [L
”, “L”, “H”], the pattern multiplexed signal 22
3 bit information is the second holding pattern output signal 2192
The eighth focus (B8) of the first holding pattern output signal 2191 and the first to seventh bits (Al to A7) of the first holding pattern output signal 2191 are obtained.

これと同様にして、選択入力信号２２１の論理状態が〔
“Ｌ”、“Ｈ”、“Ｌ“〕ならば、バタ−ン多電化信号
２２３は、第２保持パターン出力信号２１９２の第７ビ
ツト〜第８ピント（Ｂ７〜Ｂ８）および第１保持パター
ン出力信号２１９１の第１ビツト〜第６ビツト（Ａｌ〜
Ａ６）となる。Similarly, the logic state of the selection input signal 221 is set to [
“L”, “H”, “L”], the pattern multi-electrification signal 223 is the 7th to 8th bits (B7 to B8) of the second holding pattern output signal 2192 and the first holding pattern output The first to sixth bits of the signal 2191 (Al to
A6).

また、選択入力信号２２１の論理状態が〔“Ｌ”。Further, the logic state of the selection input signal 221 is [“L”].

“Ｈ”、”Ｈ”〕ならば、パターン多重化信号２２３は
、第２保持パターン出力信号２１９２の第６ビツト〜第
８ビツト（８６〜Ｂ８）および第１保持パターン出力信
号２１９１の第１ビツト〜第５ピツ）（Ａｔ〜Ａ５）と
なる。選択入力信号２２１の論理状態が〔“Ｈ”、“Ｌ
”、“Ｌ″〕ならば、パターン多重化信号２２３は、第
２保持パターン出力信号２１９２の第５ビツト〜第８ビ
ツト（８５〜Ｂ８）および第１保持パターン出力信号２
１９１の第１ビツト〜第４ビン）（Ａ、１〜Ａ４）とな
る。選択人力信号２２１の論理状態が〔“Ｈ”、“Ｌ”
、“Ｈ”〕ならば、パターン多重化信号２２３は、第２
保持パターン出力信号２１９２の第４ビ・ノド−第８ビ
ット　（８４〜Ｂ８）および第１保持パターン出力信号
２１９１の第１ビフト〜第３ビツト　（Ａｌ−Ａ３）と
なる。"H", "H"], the pattern multiplexed signal 223 is the sixth to eighth bits (86 to B8) of the second holding pattern output signal 2192 and the first bit of the first holding pattern output signal 2191. ~5th pit) (At~A5). The logic state of the selection input signal 221 is [“H”, “L”
”, “L”], the pattern multiplexed signal 223 combines the fifth to eighth bits (85 to B8) of the second holding pattern output signal 2192 and the first holding pattern output signal 2
191 (1st bit to 4th bin) (A, 1 to A4). The logic state of the selection manual signal 221 is [“H”, “L”
, “H”], the pattern multiplexed signal 223 is
They are the fourth bit-node-eighth bit (84 to B8) of the holding pattern output signal 2192 and the first bit to third bit (Al-A3) of the first holding pattern output signal 2191.

更に、選択入力信号２２１の論理状態が、〔“Ｈ”、“
Ｈ”、“Ｌ”〕ならば、パターン多重化信号２２３は、
第２保持パターン出力信号２１９２の第３ビツト〜第８
ビツト　（８３〜Ｂ８）および第１保持パターン出力信
号２１９１の第１ビツト〜第２ビツト　（Ａｌ−Ａ２）
となる。選択入力信号２２１の論理状態が〔“Ｈ”、“
Ｈ″、“Ｈ”〕ならば、パターン多重化信号２２３は、
第２保持パターン出力信号２１９２の第２ビツト〜第８
ビツト（Ｂ２〜Ｂ８）および第１保持パターン出力信号
２’１９１の第１ビツト（Ａ１）となる。Furthermore, the logic state of the selection input signal 221 is [“H”, “
H”, “L”], the pattern multiplexed signal 223 is
The third to eighth bits of the second holding pattern output signal 2192
bits (83 to B8) and the first to second bits of the first holding pattern output signal 2191 (Al-A2)
becomes. The logic state of the selection input signal 221 is [“H”, “
H″, “H”], the pattern multiplexed signal 223 is
The second to eighth bits of the second holding pattern output signal 2192
bits (B2 to B8) and the first bit (A1) of the first holding pattern output signal 2'191.

第５図（ａ）〜（ｔｌりは、選択入力信号２２１の３ビ
ツトの情報が（’Ｌ”、“Ｈ”４　“Ｈ”〕の場合の動
作を示している。FIGS. 5(a) to 5(tl) show the operation when the 3-bit information of the selection input signal 221 is ('L', 'H'4 'H').

以下、第２〜第５図を参照する。Hereinafter, FIGS. 2 to 5 will be referred to.

第５図（ａ）に示すようなりロック信号２１１に同期し
て、カーソルパターン発生回路２１５がら、８ビ・ノド
のパターン出力信号２１３が発生される。つまり、第１
クロツクに応答して、ピント０〜７のパターンが出力さ
れる。同様にして、第２クロツクに応じて、ビット８〜
１５のパターンが出力され、また、第３クロツクに応じ
て、ビット１６〜２３のパターンが出力される（第５図
（ｂ）参照）。As shown in FIG. 5(a), an 8-bit pattern output signal 213 is generated from the cursor pattern generation circuit 215 in synchronization with the lock signal 211. In other words, the first
In response to the clock, a pattern of focuses 0 to 7 is output. Similarly, depending on the second clock, bits 8-
15 patterns are output, and a pattern of bits 16 to 23 is output in response to the third clock (see FIG. 5(b)).

クロック信号２１１は、第ルジスタ２１７１および第２
レジスタ２１７２に共通に供給されているので、第１ク
ロ・ツクで、ピント０〜７のパターンデータが保持され
る。この第ルジスタ２１７１から出力される第１保持パ
ターン出力信号２１９１が第２レジスタ２１７２に供給
されるようになっているので、第２クロツクで転送され
て、先のビット０〜７のパターンデータが第２レジスタ
２１７２にて保持される（（第５図（ｃ）および（ｄ）
参照）。The clock signal 211 is applied to the first register 2171 and the second
Since it is commonly supplied to the register 2172, the pattern data of focus 0 to 7 is held at the first clock. Since the first holding pattern output signal 2191 output from this register 2171 is supplied to the second register 2172, it is transferred by the second clock and the previous pattern data of bits 0 to 7 are transferred to the second register 2172. 2 register 2172 ((Fig. 5(c) and (d)
reference).

また、第２クロツクで第ルジスタ２１７１においてビッ
ト８〜１５のパターンデータが保持され、第３クロツク
で第２レジスタ２１７２に転送される。ビット１６〜２
３のパターンデータについても、同様にして保持され且
つ転送される。Furthermore, the pattern data of bits 8 to 15 is held in the second register 2171 at the second clock, and transferred to the second register 2172 at the third clock. Bits 16-2
Pattern data No. 3 is also held and transferred in the same manner.

いま、選択入力信号２２１の３ビツトの情報が〔“Ｌ”
、“Ｈ”５　“Ｈ”〕であるとしているので、第４図の
対応表を見るに、パターン多重化信号２２３としては、
第２保持パターン出力信号２１９２の第６ビント〜第８
ビツト　（８６〜Ｂ８）および第１保持パターン出力信
号２１９１の第１ビツト〜第５ビツト　（Ａｌ〜Ａ５）
となる。Now, the 3-bit information of the selection input signal 221 is [“L”]
, "H" 5 "H"], so looking at the correspondence table in FIG. 4, the pattern multiplexed signal 223 is:
The 6th to 8th bins of the second holding pattern output signal 2192
bits (86 to B8) and the first to fifth bits (Al to A5) of the first holding pattern output signal 2191
becomes.

従って、第１クロツクに応答して、前クロック時点での
第２保持パターン出力信号２１９２の第６ビツト〜第８
ビア）および第１保持パターン出力信号２１９１の第１
ビツト〜第５ビツトを重ね合わせたパラレルデータが、
パターン多重化信号２２３として出力される（第５図（
ｅ）参照）。Therefore, in response to the first clock, the sixth to eighth bits of the second holding pattern output signal 2192 at the previous clock point are
via) and the first holding pattern output signal 2191
Parallel data that overlaps bits to 5th bits is
It is output as a pattern multiplexed signal 223 (Fig. 5 (
(see e)).

また、第２クロツクにおいてはビット５〜１２゜第３ク
ロツクにおいてはビット１３〜２０のそれぞれによるパ
ラレルデータが、パターン多重化信号２２３として出力
される。Parallel data of bits 5 to 12 degrees in the second clock and bits 13 to 20 in the third clock are output as a pattern multiplexed signal 223, respectively.

このようにして得られるパターン多重化信号２２３が、
Ｐ／Ｓ変換回路２６９に供給されてシリアルデータに変
換される。その変換されたシリアル信号２７１に応じて
、ＣＲＴ表示部２７３がビットマツプ的に表示を行なう
。結果的に、カーソルパターン発生回路２１５から出力
されたカーソルパターンによる表示が得られる。The pattern multiplexed signal 223 obtained in this way is
The signal is supplied to a P/S conversion circuit 269 and converted into serial data. In response to the converted serial signal 271, the CRT display section 273 displays a bit map. As a result, a display based on the cursor pattern output from the cursor pattern generation circuit 215 is obtained.

■、　　　１のまとめ このようにして、Ｐ／Ｓ変換回路２６９でパラレル−シ
リアル変換する前で混合回路２６５によって、表示デー
タとカーソルパターンデータとをパラレルデータのまま
多重化する形で、混合して表示用のパターン多重化信号
２２３の選択情報ビットを得るようにしている。■Summary of 1 In this way, before the P/S conversion circuit 269 performs parallel-to-serial conversion, the mixing circuit 265 mixes display data and cursor pattern data by multiplexing them as parallel data. Selection information bits of the pattern multiplexed signal 223 for display are obtained.

■　、　　　　　■　　の　　・　　ノ　　＝　、なお
、上述した本発明の実施例にあっては、選択入力信号２
２１の情報が、〔“Ｌ”、“Ｈ”。■、■・ノ= In the embodiment of the present invention described above, the selection input signal 2
21 information is [“L”, “H”.

“Ｈ”）の場合について説明したが、他の状態とすれば
、それに応じた重ね合わせのビット状態に基づいて、表
示用のパターン多重化信号２２３が得られる。Although the case of "H") has been described, if other states are used, a pattern multiplexed signal 223 for display can be obtained based on the superimposed bit states corresponding thereto.

また、上述した実施例にあっては、レジスタを２つ設け
て、それらの保持パターン出力信号をマルチプレクサ２
２５で多重化するようにしたが、更に多くのレジスタを
直列的に接続して、カーソルパターンのビット情報を選
択するようにしてもよい。それによって、カーソル表示
態様の範囲が広がる。Furthermore, in the embodiment described above, two registers are provided and their holding pattern output signals are sent to the multiplexer 2.
Although multiplexing is performed using 25 registers, more registers may be connected in series to select bit information of the cursor pattern. This widens the range of cursor display modes.

パラレルデータとしても８ビツトについて説明したが、
それに限られることはない。I explained about 8 bits as parallel data,
It is not limited to that.

更に、「Ｉ、実施例と第１図との対応関係」においご、
第１図と本発明の実施例との対応関係を説明したが′、
これに限られることはなく、各種の変形態様があること
勿論である。Furthermore, in "I. Correspondence between Examples and FIG. 1",
Having explained the correspondence between FIG. 1 and the embodiment of the present invention',
Of course, the invention is not limited to this, and there are various modifications.

〔発明の効果〕〔Effect of the invention〕

上述したように、本発明によれば、直列的に接続された
複数のパターン保持手段のそれぞれの保持パターン出力
信号から選択的な構成によるビットパターンの多重化混
合信号を得るようにすることにより、入カバターンの出
力順序を保持したままデータの位置を可変して、データ
とカーソルとの重ね合わせに要する処理に高速素子が不
必要であり、解像度を高めることができ、実用的には極
めて有用である。As described above, according to the present invention, by obtaining a multiplexed mixed signal of bit patterns with a selective configuration from the respective holding pattern output signals of a plurality of pattern holding means connected in series, It is extremely useful in practical terms because it changes the position of the data while maintaining the output order of input patterns, eliminates the need for high-speed elements for the processing required to superimpose the data and the cursor, and increases the resolution. be.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明のパターン重畳方式の原理ブロック図、 第２図は本発明の一実施例によるパターン重畳方式を用
いた表示制御装置の構成ブロック図、第３図は第２図に
示すカーソルパターン保持回路の詳細ブロック図、 第４図は第３図に示すマルチプレクサの入力と出力との
関係を示すビット状態図、 第５図（ａ）〜（ｅ）は本発明実施例のパターン重畳方
式の動作説明図、 第６図は従来のパターン重畳方式を示すブロック図、 第７図（ａ）〜（ｇ）は従来例の動作説明図である。 図において、 １１１はクロック信号、 １１３はパターン信号、 １１５はパターン発生手段、 １１７はパターン保持手段、 １１９は保持パターン出力信号、 １２１は選択信号、 １２３は多重化混合信号、 １２５は選択切換手段、 ２１１．６１１はクロック信号、 ２１３．６１３はパターン出力信号、 ２１５．６’１５はカーソルパターン発生回路、２１７
１．２１７２はレジスタ、 ２１９１．２１９２は保持パターン出力信号、２２０は
カーソルパターン保持回路、 ２２１は選択入力信号、 ２２３はパターン多重化信号、 ２２５はマルチプレクサ、 ２５１．６５１はフレームメモリ、 ２５３．６５３は続出指令信号、 ２５５．６５５はデータバス、 ２６５，６６５は混合回路、 ２６７．６６７は混合信号、 ２６９．６５７，６６１はＰ／Ｓ変換回路、２７１．６
７１はシリアル信号、 ２７３．６７３はＣＲＴ表示部、 ６６３はシリアルパターン信号である。 第１図 第２図 第４図FIG. 1 is a block diagram of the principle of the pattern superimposition method of the present invention, FIG. 2 is a block diagram of the configuration of a display control device using the pattern superimposition method according to an embodiment of the present invention, and FIG. 3 is a cursor shown in FIG. A detailed block diagram of the pattern holding circuit, FIG. 4 is a bit state diagram showing the relationship between the input and output of the multiplexer shown in FIG. 3, and FIGS. FIG. 6 is a block diagram showing a conventional pattern superimposition method, and FIGS. 7(a) to (g) are explanatory diagrams of the operation of the conventional example. In the figure, 111 is a clock signal, 113 is a pattern signal, 115 is a pattern generating means, 117 is a pattern holding means, 119 is a holding pattern output signal, 121 is a selection signal, 123 is a multiplexed mixed signal, 125 is a selection switching means, 211.611 is a clock signal, 213.613 is a pattern output signal, 215.6'15 is a cursor pattern generation circuit, 217
1.2172 is a register, 2191.2192 is a holding pattern output signal, 220 is a cursor pattern holding circuit, 221 is a selection input signal, 223 is a pattern multiplexing signal, 225 is a multiplexer, 251.651 is a frame memory, 253.653 is a Successive command signals, 255.655 is a data bus, 265,665 is a mixing circuit, 267.667 is a mixing signal, 269.657, 661 is a P/S conversion circuit, 271.6
71 is a serial signal, 273.673 is a CRT display section, and 663 is a serial pattern signal. Figure 1 Figure 2 Figure 4

Claims (1)

【特許請求の範囲】 クロック信号（１１１）に応じて、複数ビット幅のパタ
ーン信号（１１３）を発生するパターン発生手段（１１
５）と、 クロック信号（１１１）に応じて、パターン信号（１１
３）のデータを保持し、順次転送するように、直列的に
接続された複数のパターン保持手段（１１７）と、 各パターン保持手段（１１７）の保持パターン出力信号
（１１９）を並列的に受信し、選択信号（１２１）の選
択情報に応じて保持パターン出力信号（１１９）を構成
する複数ビットを選択し、該選択された構成によるビッ
トパターンの多重化混合信号（１２３）を出力する選択
切換手段（１２５）と、 を具えるように構成したことを特徴とするパターン重畳
方式。[Claims] Pattern generating means (11) for generating a pattern signal (113) having a width of multiple bits in response to a clock signal (111).
5) and the pattern signal (11) according to the clock signal (111).
A plurality of pattern holding means (117) connected in series and holding pattern output signals (119) of each pattern holding means (117) are received in parallel so as to hold and sequentially transfer the data of 3). and selects a plurality of bits constituting the retained pattern output signal (119) according to the selection information of the selection signal (121), and outputs a multiplexed mixed signal (123) of the bit pattern according to the selected configuration. A pattern superimposition method comprising: means (125);