JPS60128491A - Crt display controller - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野」 本発明は、Ｃ几Ｔディスプレイ制御装置、さらに詳しく
はビデオ信号のドツトサイクルを高速化できるＣＲＴデ
ィスプレイ制御装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a CRT display control device, and more particularly to a CRT display control device capable of speeding up the dot cycle of a video signal.

〔背負技術〕[Backpacking technique]

近年、カラーグラフィックの普及によＪ、Ｃ！ＲＴの帯
域が１００　ＭＨｚを超えるといった高解像度の機種が
市場に出るなどディスプレイモニタの高速化が進んでい
る。In recent years, with the spread of color graphics, J, C! Display monitors are becoming faster and faster, with high-resolution models with RT bandwidth exceeding 100 MHz appearing on the market.

このような状況の中で、制御装置に使用するデバイスの
速度の制約によシ望むべき分解能が得られないというよ
うな問題が出てきている。Under these circumstances, a problem has arisen in that desired resolution cannot be obtained due to speed limitations of devices used in control devices.

従来例を第１図に示して説明する。A conventional example will be explained with reference to FIG.

図において、ｌは映像メモリ２の任意の番地をアクセス
することによシ描繭、表示等の制御を行なうディスプレ
イコントローラ２はディスプレイモニタへ出力する表示
データを格納する映像メモリ、３は映像メモリ２から読
み出した複数ビットのデータを並列−直列変換し、シリ
アル信号として送出する並列直列変換部、４はディスプ
レイモニタへ出力するビデオ信号のドライブや合成等を
行なうビデオ変換部、５はディスプレイコントローラ１
のタイミングロックや映像メモリ出力データのロード信
号、ドツトクロック等を発生するタイミング発生部であ
る。In the figure, l is a display controller 2 that controls drawing, display, etc. by accessing an arbitrary address in the video memory 2. A display controller 2 is a video memory that stores display data to be output to a display monitor, and 3 is a video memory 2. 4 is a video converter that drives and synthesizes video signals to be output to a display monitor; 5 is a display controller 1;
This is a timing generation section that generates a timing lock, a load signal for video memory output data, a dot clock, etc.

かかる従来例では、映像メモリ２よシ送出される複数ビ
ットの並列データのサイクルは上記ディスプレイコント
ローラｌの表示すイクル、メモリのアクセスタイムによ
シ制限される。次にビデオ信号のドツトサイクルは、こ
の並列データの送出サイクルとビット数によシ決定され
る。そのだめビデオ信号のドツトサイクルは並列−直列
変換する際に並列データのドツト数が少ない程メモリア
クセスに要する時間の比率が大きくなるので、特に一つ
の並列データの中に色などのアトリビュートデータが混
在している場合に並列−直列変換のドツト比が小さくな
シ、致命的なものになっていた。In such a conventional example, the cycle of multiple bits of parallel data sent from the video memory 2 is limited by the display cycle of the display controller 1 and the memory access time. Next, the dot cycle of the video signal is determined by the sending cycle and the number of bits of this parallel data. Therefore, when converting the dot cycles of a video signal from parallel to serial, the smaller the number of parallel data dots, the greater the time required for memory access, especially when attribute data such as color is mixed in one parallel data. When the dot ratio of parallel-to-serial conversion is small, it becomes fatal.

〔発明の目的Ｊ 本発明は、このような事情に鑑みてなされたもので、表
示番地のスキャン速度、映像メモリのアクセスタイム等
によるビデオ信号応答速度への影響が少なく、水平走査
方向の分解能が高いＣＲＴディスプし・イ制御装置を提
供することを目的とする。[Objective of the Invention J The present invention has been made in view of the above circumstances, and it is possible to reduce the influence of display address scan speed, video memory access time, etc. on the video signal response speed, and to improve the resolution in the horizontal scanning direction. The object of the present invention is to provide a high quality CRT display control device.

〔発明の要旨Ｊ 本発明の要旨は、映像メモリを偶数番地と奇数番地に分
割し、この２つのメモリに対する読み書きを同時に行っ
て、並列−直列変換時の変換データ数を２倍にし、ビデ
オ信号のドツトサイクルに対する映像メモリのアドレス
スキャン速度を半減させることにより高分解能表示を実
現する点にある。[Summary of the Invention J The summary of the present invention is to divide the video memory into even addresses and odd addresses, read and write to these two memories at the same time, double the number of converted data during parallel-to-serial conversion, and convert the video signal into The purpose of this method is to realize high-resolution display by halving the address scan speed of the video memory relative to the dot cycle.

〔発明の実施例Ｊ 以下、図を参照して本発明の具体的実施例を説明する。[Embodiment J of the invention Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.

第２図は本発明の概念を示すブロック図である。FIG. 2 is a block diagram showing the concept of the present invention.

図において２−ａは映像メモリの偶数番地、２−ｂは同
じく奇数番地、６は偶数番地・奇数番地の切換えのタイ
ミングをコントロールするプレーン切換部、７はプレー
ン切換部６の指令によって番地を切換る番地切換部、８
−ａ、Ｂ−ｂは映像メモリの出力データのラッチ、９は
番地切換部７に対応してディスプレイコントローラｌよ
シ送出されるデータとラッチ８−ａ、３−ｂの出力の切
換を行ない、映像メモリ入力に供給するデータ切換部、
３′は映像メモリの偶数番地出力データと奇数番地出力
データを並列−直列変換する並列直列変換部である。In the figure, 2-a is an even numbered address of the video memory, 2-b is also an odd numbered address, 6 is a plane switching unit that controls the timing of switching between even and odd addresses, and 7 is a plane switching unit that switches the address according to a command from the plane switching unit 6. address switching section, 8
-a, B-b are latches for the output data of the video memory; 9, corresponding to the address switching unit 7, switches between the data sent from the display controller l and the output of the latches 8-a, 3-b; a data switching unit that supplies video memory input;
3' is a parallel-to-serial converter that performs parallel-to-serial conversion of even-numbered address output data and odd-numbered address output data of the video memory.

ここにおいて、映像メモ！７２　Ｂ、２−ｂは、最下位
ビットを除いたビットが一致する番地が同時に読み書き
されるよう構成されている。Video memo here! 72B and 2-b are configured so that addresses whose bits except the least significant bit match are read and written at the same time.

〔動　作〕〔motion〕

さて描画の場合、映像メモＩＪ　２−８．２−ｂのデー
タは、同時に読み出され、それぞれのラッチ８−ａ、８
−ｂに一時保持されたのちデータ切換部９の制御下で選
択された映像メモリの出力データがディスプレイコント
ローラ１に転送される。Now, in the case of drawing, the data of the video memo IJ 2-8.2-b is read out simultaneously, and the data of the respective latches 8-a and 8
After being temporarily held at -b, the output data of the selected video memory is transferred to the display controller 1 under the control of the data switching unit 9.

次に描画データがディスプレイコントローラ１よシ出力
され、データ切換部９により選択された映像メモリに入
力される。選択されない（すなわち前回表示データを変
更する必要のない）映像メモリの方には、前記ラッチが
保持したデータをそのまま入力する。Next, the drawing data is output from the display controller 1 and input to the video memory selected by the data switching section 9. For video memories that are not selected (that is, there is no need to change the previously displayed data), the data held by the latch is input as is.

両映像メモリに対する入力（データの書き込み）は、同
時に行われて動作が終了する。Input (data writing) to both video memories is performed simultaneously, and the operation is completed.

表示の場合は、映像メモ！Ｊ２　ｇ、２−ｔ＋の格納デ
ータは、同時に読み出され直列−並列変換部３′によシ
並列−直列変換される。In case of display, video memo! The data stored in J2g and 2-t+ are simultaneously read out and subjected to parallel-to-serial conversion by the serial-to-parallel converter 3'.

なお、並列−直列変換部３′の具体例を第８図に示す。A specific example of the parallel-to-serial converter 3' is shown in FIG.

第３図の例では、映像メモリ２−ａ、２ｂよりのデータ
出力はロード信号によシシフトレジスタに格納された後
、ドツトクロック信号によシ順次シフトされ、ビデオ信
号上して出力される。In the example shown in FIG. 3, the data output from the video memories 2-a and 2b is stored in the shift register according to the load signal, sequentially shifted according to the dot clock signal, and outputted on the video signal. .

この時映像メモＩ７２−８のデータ出力は、必ず映像メ
モリ２　ｂのデータ出力より先に取シ出される。At this time, the data output of the video memo I72-8 is always taken out before the data output of the video memory 2b.

このようすの−例として、データ出力が４ビツトの場合
を第４図のタイムチャートに示す。As an example of this situation, the time chart in FIG. 4 shows a case where the data output is 4 bits.

第４図でｎＦｉ偶数である。In FIG. 4, nFi is an even number.

このように、本発明は、映像メモリを２分割してそのア
クセスを同時に行ない、並列−直列変換データ数を２倍
にするので、ビデオ信号のドツトサイクルに対する映像
メモリのアドレススキャンに要する時間が半減され、こ
れによって映像メモリのアク士スタイムを高速化するこ
となくビデオ信号の高速化を実現するのである。In this way, the present invention divides the video memory into two parts and accesses them simultaneously, doubling the number of parallel-to-serial conversion data, thereby halving the time required for address scanning of the video memory for each dot cycle of the video signal. This makes it possible to increase the speed of the video signal without increasing the speed of the video memory.

なお、今までの説明は、モノクロ表示の場合について行
ってきたが、カラー表示に適用できることは言うまでも
ない。またビット数も例示したものに限られるものでな
いことももちろんである。Although the explanation so far has been given for the case of monochrome display, it goes without saying that the present invention can also be applied to color display. Moreover, it goes without saying that the number of bits is not limited to what is illustrated.

〔発明の効果Ｊ 以上述べたように、本発明によれば、高価な高速デバイ
スを用いずに、ビデオ信号の高速化がはかれるので、高
解像度表示を安価に実現できるという経済的に大なる効
果がある。[Effects of the Invention J As described above, according to the present invention, the speed of the video signal can be increased without using expensive high-speed devices, and therefore a high-resolution display can be realized at low cost, which is an economically significant effect. There is.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来例、第２図は本発明のブロック図、第８図
は本発明の並列直列変換部の回路例、第４図は第３図に
示した回路のタイムチャートである。 第　１　図 第　３　図 ビデオ信号 第　４　図FIG. 1 is a conventional example, FIG. 2 is a block diagram of the present invention, FIG. 8 is a circuit example of the parallel-to-serial converter of the present invention, and FIG. 4 is a time chart of the circuit shown in FIG. 3. Figure 1 Figure 3 Video signal Figure 4

Claims (1)

【特許請求の範囲】 表示制御を行うディスプレイコントローラと、表示デー
タを格納する映像メモリと、該映像メモリから読み出さ
れた表示データを並列−直列変換する並列直列変換部と
、該並列直列変換部の出力をディスプレイモニタへのド
ライブ信号へ変換するビデオ変換部とを有するラスクス
キャン型ＣＲＴディスプレイ制御装置において、 前記映像メモリを偶数番地と奇数番地とに分割し、その
分割された映像メモリを同時にアクセスするため番地及
びデータをそれぞれ番地切換部、データ切換部を介して
切換制御するブレーン切換部と、前記各映像メモリの出
力データを一時保持するラッチを設けるとともに、 前記映像メモリを同時に読み出し、所定の変更がなされ
なかった場合は、前記ラッチ出力を再度前記映像メモリ
に、変更されたデータとともに同時に書き込むようにし
たことを特徴とするＣＲＴディスプレイ制御装置。[Scope of Claims] A display controller that performs display control, a video memory that stores display data, a parallel-to-serial conversion section that performs parallel-to-serial conversion of display data read from the video memory, and the parallel-to-serial conversion section. In a rask scan type CRT display control device, the video memory is divided into even addresses and odd addresses, and the divided video memories are simultaneously accessed. In order to do this, a brain switching section is provided to switch and control addresses and data via an address switching section and a data switching section, respectively, and a latch that temporarily holds the output data of each of the video memories. A CRT display control device characterized in that, if no change is made, the latch output is simultaneously written into the video memory together with the changed data.