JPS6228793A - Color display unit - Google Patents
Color display unitInfo
- Publication number
- JPS6228793A JPS6228793A JP60168915A JP16891585A JPS6228793A JP S6228793 A JPS6228793 A JP S6228793A JP 60168915 A JP60168915 A JP 60168915A JP 16891585 A JP16891585 A JP 16891585A JP S6228793 A JPS6228793 A JP S6228793A
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- JP
- Japan
- Prior art keywords
- memory
- palette
- data
- color display
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、カラーパレット機能を備えたカラーディスプ
レイ装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a color display device with a color palette function.
マイクロプロセッサ、大規模ＬＳＩの出現によりコンピ
ュータの応用範囲が拡大して米九今日、マンマシンイン
タフェースとしてｘ要ｒｘ位置を占めるＣＲＴＰイスプ
レイに憎々。高度な機能が要求されている。カラーパレ
ット機能と称されるものもこの一列である◇
カラーパレット機能とは、ディスプレイに表示される図
形等の表示色を瞬時に切替えることの出来る機能をいい
１通常は以下の様にして実現さ几る。即ち、Ｒ−Ｇ−Ｂ
の各プレーン１−持つビデオメモリから読出したデータ
を並直列変換してドツトデータとし、これを色彩清報が
記録され九パレットメモリのアドレス信号とすることに
より、パレットメモリから高速に続出される０このデー
タは上記Ｒ−Ｇ−８の別の組合せ、いわゆる別の色とな
って表示される。このパレットメモリの記録内容を変え
ることにより１１４時に表示色を切替えることが出来る
ものであるＯ
ところで、上記カラーパレット機能実現の定めｔｃ ハ
ｔ％ ａ ’Ｚパレットメモリの便用が必須となり低価
格化を目指すシステムへの適用は好ましくない。又、よ
り高解像なドツト表示を行わせようとす几ば、より高速
なパレットメモリ全使用せざるを得ないといつ１不都合
をも合わせ１）ってい友〇
〔発明の目的〕
本発明は上記＄清に基づいてな嘔１ｔものであり、比較
的低速なメモリｔａａ用いることにより高解ＩＩＪなド
ツト表示に対応出来るカラーパレット機能を備え友カラ
ーディスプレイ装置を提供すること金目的とする。With the advent of microprocessors and large-scale LSIs, the range of applications for computers has expanded, and today, CRTP displays have become mainstream as man-machine interfaces. Advanced functionality is required. The so-called color palette function is also in this line. ◇ The color palette function is a function that allows you to instantly change the display color of figures, etc. displayed on the display 1 It is usually realized as follows. Reduce. That is, R-G-B
The data read from the video memory of each plane 1 is parallel-serial converted into dot data, and this is used as the address signal for the nine palette memories in which color information is recorded. This data is displayed as another combination of the above-mentioned RG-8, so-called another color. By changing the recorded contents of this palette memory, the display color can be switched at 114 o'clock.By the way, the above-mentioned provisions for realizing the color palette function tc hat% a 'Z It is essential to use the palette memory, which reduces the price. It is undesirable to apply this method to systems aiming for In addition, if you want to display higher resolution dots, you will have to use all of the higher-speed palette memory, which brings about 1) inconveniences. [Object of the Invention] The present invention The object of the present invention is to provide a color display device equipped with a color palette function capable of supporting high-resolution dot display by using a relatively low-speed memory TAA.
本発明は上記目的を実現するため僅数の互いに位相が異
なるクロックを利用することＫよりビデオメモリから得
られる直列ドツトデー夕をレジスタによって交互ＩＣ振
り分け１．ｆ）らかしめ同一アドレスに同一内容が１込
まルである比敗的低速のパレットメモリアクセスする溝
底とし。In order to achieve the above object, the present invention utilizes a small number of clocks having different phases from each other.1. f) It is used as a groove base for accessing relatively slow pallet memory in which the same content is contained in the same address.
更に、このパレットメモリから続出さｎた出力を上記り
ａツクに同期してそｎぞれラッチし。Further, n outputs successively generated from this palette memory are latched in synchronization with the above a.
ワイヤドオアして合成出力することによりＲ・Ｇ−８の
別の組合せとしてデータ出力するＦＲｉとしたものであ
る。This is an FRi that outputs data as another combination of R and G-8 by wire-ORing and combining and outputting.
このことによりパレットメモリに高速メモリを使用する
必要はなくなり、比較的低速なメモリであっても高解ｌ
ｌ！なドツト表示に対応出来る。This eliminates the need to use high-speed memory for palette memory, and even relatively slow memory can provide high resolution.
l! It can support various dot display.
以下１図面を使用して本発明実施ｆＩＡＵＶｃつき詳細
に説明する。嘉１囚は本発明の実施列を示すブロック図
である。図において、１＃２は、図示されないビデオメ
モリから読出されるＲ−Ｇ・Ｂデータ金一時保持するレ
ジスタである。このレジスタ１，２の出力はそれぞれセ
レクタ３．４へ供給される。セレクタ３，４へは他に（
２）示されないＣＰＵからアドレス信号（ＣＰＵ入ＤＲ
）が供給されており、ここで選択された出力はそれぞれ
パレットメモリ５，６へ供給される。セレクタ３，４は
、ＣＰＵが後述するパレットメモリ５，６ヘデータｔ−
書込むときに上記アドレス信号を選択する。パレットメ
モリ５．６は、上記Ｒ−Ｇ−８７’−夕をアドレス信号
として得、記録内容に従がいＲ−Ｇ−８の別の組合せと
してデータ出力するものである。Hereinafter, the present invention will be described in detail with reference to one drawing. FIG. 1 is a block diagram showing an implementation of the present invention. In the figure, 1#2 is a register that temporarily holds R-G/B data read from a video memory (not shown). The outputs of registers 1 and 2 are supplied to selectors 3.4, respectively. In addition to selectors 3 and 4 (
2) Address signal (CPU input DR) from the CPU not shown
) are supplied, and the outputs selected here are supplied to palette memories 5 and 6, respectively. Selectors 3 and 4 send data t- to palette memories 5 and 6, which will be described later, by the CPU.
Select the above address signal when writing. The palette memory 5.6 obtains the above-mentioned RG-87' as an address signal and outputs data as another combination of RG-8 according to the recorded contents.
１．８は上記パレットメモリ５＃６の出力データを保持
するレジスタ、９は上記レジスタ７．８の出力を合成し
、保持するレジスタであり。1.8 is a register that holds the output data of the palette memory 5#6, and 9 is a register that combines and holds the output of the register 7.8.
このレジスタ９にてＲ−Ｇ−８の別の組合せとして最終
的なＲ′ ・Ｇ′ ・Ｂ′データを出力するものである
。This register 9 outputs final R', G' and B' data as another combination of R-G-8.
第２図は本発明実施列の動作金示すタイミングチャート
である。図中、付された記号（信号名）は嘉１図に示す
それと同一のものとする。FIG. 2 is a timing chart showing the operation of an embodiment of the present invention. In the figure, the symbols (signal names) given are the same as those shown in Figure Ka1.
以下本発明実施列の動作につき詳細に説明する。動作説
明に先立ち１本発明実１！ｆＡ例において使用されるク
ロックの体系につき、簡単に説明する。まず、ＣＬＫφ
はドツトクロックである０ＣＬＫ−Ａ、ＣＬＫ−８は上
記ＣＬＫφを２分周して得られる互いに１８０度位相が
異ｒｌるクロックである。以降、６作説明を行なうが。The operation of the embodiment of the present invention will be explained in detail below. Before explaining the operation, 1. Actual explanation of the present invention! The clock system used in the fA example will be briefly explained. First, CLKφ
0CLK-A and CLK-8, which are dot clocks, are clocks obtained by dividing the frequency of the above CLKφ by 2 and have a phase difference of 180 degrees from each other. From now on, I will explain the 6 works.
ＲＧＢデータはＣＬＫφで並直列変換されて得られるド
ツトデータであり、レジスタ１．２で交互に振り分けら
れる。これはＣＬＫ−人。The RGB data is dot data obtained by parallel-to-serial conversion using CLKφ, and is alternately distributed by registers 1.2. This is CLK-person.
ＣＬＫ−８の位相差を利用することによりなされる。こ
の結果、パレットメモリ５，６の動作周波数はドツトク
ロック周波数にて合成される。This is done by utilizing the phase difference of CLK-8. As a result, the operating frequencies of the palette memories 5 and 6 are combined at the dot clock frequency.
その結果はレジスタ９でＣＬＫφに周期してセットされ
、最終的なＲ′・Ｇ′ ・Ｂ′データとなって出力され
る。The result is set in the register 9 at intervals of CLKφ and output as final R', G', and B' data.
尚１本発明美ｍ例は１位相が異なる２つのクロックを用
いた場合ｔ−例示して説明したが、使用するメモリの速
度に合わせて互いに位相が異なる３つあるいはそれ以上
のクロックを用いてもよい。1. Although the present invention has been explained by illustrating the case where two clocks with different phases are used, it is possible to use three or more clocks with different phases depending on the speed of the memory used. Good too.
以上説明ｑ様に本発明によればパレットメモリに高速メ
モリを使用する必要がなくなり、比較的低速なメモリを
便用できるため、システムの低価格化が期待できる。又
、同理由により。As described above, according to the present invention, there is no need to use a high-speed memory as the palette memory, and a relatively low-speed memory can be conveniently used, so that a reduction in the cost of the system can be expected. Also, for the same reason.
ゲートアレイあるいはカスタムＬＳＩ化に有利となる。This is advantageous for gate arrays or custom LSIs.
第１図は本発明の実施例を示すブロック図。
蘂２図は本発明実施例の動作を示すタイミングチャート
である。
１．２，７．１１．９・・・レジスタ、３，４・・・セ
レクタ、５．６・・・パレットメモリ。FIG. 1 is a block diagram showing an embodiment of the present invention. Figure 2 is a timing chart showing the operation of the embodiment of the present invention. 1.2, 7.11.9...Register, 3,4...Selector, 5.6...Palette memory.
Claims (1)
いに位相が異なるクロックに同期してそれぞれセットさ
れる複数のレジスタと、あらかじめ同一アドレスに同一
データが書込まれたメモリであって上記レジスタの出力
をアドレスとしてあらかじめ書込まれた内容を出力する
パレットメモリと、このパレットメモリの出力データを
上記各ブロックに同期してセットする複数のレジスタと
、このレジスタ出力を合成してドットクロックに同期し
たドットデータを得るゲートとを具備することを特徴と
するカラーディスプレイ装置。A plurality of registers in which the serial dot data obtained from the video memory is set in synchronization with multiple clocks with different phases, and a memory in which the same data is written to the same address in advance, and the output of the above registers is the address. A palette memory that outputs the contents written in advance as , multiple registers that set the output data of this palette memory in synchronization with each block mentioned above, and dot data that is synthesized from these register outputs and synchronized with the dot clock. A color display device comprising: a gate for obtaining.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168915A JPS6228793A (en) | 1985-07-31 | 1985-07-31 | Color display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168915A JPS6228793A (en) | 1985-07-31 | 1985-07-31 | Color display unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6228793A true JPS6228793A (en) | 1987-02-06 |
Family
ID=15876915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60168915A Pending JPS6228793A (en) | 1985-07-31 | 1985-07-31 | Color display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6228793A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501300A (en) * | 1988-06-24 | 1991-03-22 | ヒユーズ・エアクラフト・カンパニー | Video signal generation method and device |
-
1985
- 1985-07-31 JP JP60168915A patent/JPS6228793A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501300A (en) * | 1988-06-24 | 1991-03-22 | ヒユーズ・エアクラフト・カンパニー | Video signal generation method and device |
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