JP2002269986A - マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 - Google Patents
マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置Info
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Abstract
生ずる相補的なデータバスライン対の電位差のばらつき
を低減して動作を高速化する。 【解決手段】同電位にプリチャージされるバスラインD
B及び*DBに接続された互いに同一構成の4スイッチ
回路を有し、第1のスイッチ回路は、相補的な信号が供
給される入力信号線SI1及び*SI1のSI1とバス
ラインDBとの間及び*SI1とバスライン*DBとの
間にそれぞれスイッチ11及び12が接続され、入力信
号線SI1とバスライン*DBとの間及び入力信号線*
SI1とバスラインDBとの間にそれぞれダミースイッ
チ31及び32が接続されている。スイッチ11〜18
がデコーダ出力で選択的にオン/オフ制御されるのに対
し、ダミースイッチ31〜38は常にオフである。
Description
つプリチャージ型のマルチプレクサ並びにこれを用いた
メモリ回路及び半導体装置に関する。
略回路図である。図7中、*が付加された信号及び信号
線は、ロウアクティブであることを示している。このマ
ルチプレクサ10は、例えばメモリ回路のコラム選択回
路として用いられる。図7では簡単化のために、マルチ
プレクサ10が4ビット入力である場合を示している。
入力信号線SI1〜SI4はそれぞれ、スイッチ11〜
14を介してデータバスラインDBに接続され、入力信
号線SI1〜SI4と相補的な*SI1〜SI4はそれ
ぞれスイッチ15〜18を介して、データバスラインD
Bと相補的なデータバスライン*DBに接続されてい
る。スイッチ11〜18はいずれも、PMOSトランジ
スタとNMOSトランジスタとが並列接続された構成で
ある。スイッチ11〜14のNMOSトランジスタのゲ
ートにはそれぞれ、デコーダ20の出力が供給される入
力選択線C1〜C4が接続され、スイッチ11〜14の
PMOSトランジスタのゲートにはそれぞれ、入力選択
線C1〜C4と相補的な入力選択線*C1〜*C4が接
続されている。デコーダ20は、出力イネーブル信号E
Nが活性の時、2ビットの選択制御信号SELの値に応
じて一対のスイッチをオンにする。データバスラインD
B及び*DBは、チャージ回路21の出力端に接続さ
れ、選択制御前にプリチャージ信号*PCGが低レベル
にされて、入力データ信号の高レベルと同じ電位でプリ
チャージされる。データバスラインDBと*DBの電位
差はセンスアンプ回路22に供給され、増幅されて相補
的な出力信号SO及び*SOとして取り出される。図8
は、図7の入力信号線SI1及び*SI1が選択され、
信号SO及び*SOとして出力される場合の動作を示す
波形図である。最初、出力イネーブル信号ENが不活性
でスイッチ11〜18が全てオフである。この状態でプ
リチャージ信号*PCGが低レベルになって、チャージ
回路21によりデータバスラインDB及び*DBが高レ
ベルにプリチャージされる。この間に、4ビットのデー
タがマルチプレクサ10に供給される。図7中に示すよ
うに、入力信号線SI1及び*SI2〜*SI4が高レ
ベル(‘H’)で、入力信号線*SI1及びSI2〜S
I4が低レベル(‘L’)であるとする。次に、プリチ
ャージ信号*PCGが高レベルになって、このプリチャ
ージが停止され、データバスラインDB及び*DBがフ
ローティング状態になる。一方、出力イネーブル信号E
Nが活性になって、デコーダ20により入力選択線C1
及び*C1がそれぞれ高レベル及び低レベルに遷移し、
スイッチ11及び15がオンになる。入力信号線*SI
1が低レベルであるので、データバスライン*DBから
スイッチ11を介し入力信号線SI1へ正電荷が移動し
て、データバスライン*DBの電位が低下する。メモリ
の場合、入力信号線SI1〜SI4及び*SI1〜SI
4の抵抗と寄生容量及びスイッチ11〜18のオン抵抗
が比較的大きいので、抵抗と容量の積である時定数が比
較的大きく、この電位の低下は緩やかである。センスア
ンプ駆動信号SADが高レベルになってセンスアンプ回
路22が活性化され、これによりデータバスラインDB
と*DBの電位差が増幅され、出力信号SO及び*SO
として出力される。ノイズによるセンスアンプ回路22
の誤動作を防止するため、データバスラインDBと*D
Bの電位差ΔVが約100mVになったと想定される時
点でセンスアンプ回路22が活性化される。ここで、全
トランジスタの閾値を低下させれば、動作を高速化する
ことができる。しかし、トランジスタスイッチ11〜1
8の閾値も低下するので、これらのオフ時のリーク電流
が増加し、高レベルのデータバスラインDBからスイッ
チ12〜14を介し低レベルの入力信号線SI2〜SI
4へ移動する正電荷の量が増加し、データバスライン*
DBのみならずデータバスラインDBの電位も低下す
る。このため、電位差ΔVが約100mVに達するまで
の時間が長くなり、センスアンプ回路22の活性化開始
時点を遅らせなければならず、高速化が妨げられる。ま
た、マルチプレクサ10の4ビット入力データ値に応じ
てこのリーク電流が異なるので、データバスラインDB
と*DBの電位差にばらつきが生ずる。設計において
は、最悪条件下でも誤動作しないようにしなければなら
ず、このばらつきは動作の高速化を妨げる。
ような問題点に鑑み、オフ状態のスイッチに流れるリー
ク電流により生ずる相補的なデータバスライン対の電位
差のばらつきを低減して動作を高速化することが可能な
マルチプレクサ並びにこれを用いたメモリ回路及び半導
体装置を提供することにある。
によるマルチプレクサの一態様では、同電位にプリチャ
ージされる第1及び第2出力バスラインに接続された複
数のスイッチ回路と、該複数のスイッチ回路の1つを選
択的にオンにする選択制御回路とを有し、各スイッチ回
路は、相補的な信号が供給される第1及び第2入力信号
線の該第1入力信号線と該第1出力バスラインとの間及
び該第2入力信号線と該第2出力バスラインとの間にそ
れぞれ接続され、選択制御信号に応じてオン/オフされ
る第1及び第2スイッチと、該第1入力信号線と該第2
出力バスラインとの間及び該第2入力信号線と該第1出
力バスラインとの間にそれぞれ接続され、オフにされる
第1及び第2ダミースイッチとを有する。この構成によ
れば、全てのスイッチ回路の第1及び第2スイッチがオ
フで、各スイッチ回路の第1及び第2入力信号線に相補
的な信号が供給され、第1及び第2出力バスラインが同
電位にプリチャージされている状態では、第1出力バス
ラインとこれにスイッチ及びダミースイッチを介して接
続された入力信号線との間に流れるリーク電流の値は、
第2出力バスラインとこれにスイッチ及びダミースイッ
チを介して接続された入力信号線との間に流れるリーク
電流の値にほぼ等しくなる。このため、データバスライ
ンDBと*DBの電位差は0を維持し、電位差を増幅す
るセンスアンプ回路22にとっては、リーク電流が無い
場合と同じである。したがって、選択制御信号によりい
ずれか1つのスイッチ回路が選択された時、第1及び第
2データバスライン間の電位差に対するリーク電流の影
響は殆どなくなる。これにより、マルチプレクサに対す
る並列データ入力値に起因する該電位差のばらつきが防
止されるとともに、リーク電流による該電位差の低減が
抑制されて、動作の高速化が達成される。本発明の他の
目的、構成及び効果は以下の説明から明らかになる。
施形態を説明する。図中、*が付加された信号及び信号
線はロウアクティブであることを示している。 [第1実施形態]図1は、本発明の第1実施形態のマル
チプレクサ10Aを示す概略回路図である。図7と同一
構成要素には、同一符号を付してその説明を省略する。
このマルチプレクサ10Aでは、その動作の高速化を図
るために全トランジスタの閾値が低く設定されている。
このため、上述のようにオフ状態のスイッチに流れるリ
ーク電流が増加する。また、スイッチ11〜14を介し
てデータバスラインDBに接続された入力信号線SI1
〜SI4と、データバスライン*DBとの間にそれぞ
れ、ダミースイッチ31〜34が接続され、スイッチ1
5〜18を介してデータバスライン*DBに接続された
入力信号線*SI1〜*SI4と、データバスラインD
Bとの間にそれぞれ、ダミースイッチ35〜38が接続
されている。ダミースイッチ31〜38のPMOSトラ
ンジスタ及びNMOSトランジスタのゲートはそれぞれ
内部電源電位VDD及びグランド電位GNDに接続され
ており、ダミースイッチ31〜38は常時オフになって
いる。ダミースイッチ35〜38はスイッチ11〜18
と同一構成及び同一サイズであり、動作特性も同一であ
る。デコーダ20の出力の高レベル及び低レベルはそれ
ぞれ内部電源電位VDD及びグランド電位GNDであ
り、オフ状態のダミースイッチ31〜38はオフ状態の
スイッチ11〜18と同一特性を有する。他の点は、図
7のマルチプレクサ10と同一である。図2は、図1の
入力信号線SI1及び*SI1が選択され、出力信号S
O及び*SOとして出力される場合の動作を示す波形図
であり、図8と対応している。次に、この場合の動作を
説明する。最初、出力イネーブル信号ENが不活性でス
イッチ11〜18は全てオフである。この時、データバ
スラインDB及び*DBはいずれもオフ状態のスイッチ
又はダミースイッチを介して入力信号線SI1〜SI4
及び*SI1〜*SI4に接続されている。また、プリ
チャージ信号*PCGが低レベルで、チャージ回路21
によりデータバスラインDB及び*DBが高レベルにプ
リチャージされる。この間に、4ビットのデータがマル
チプレクサ10に供給される。この状態で仮に、プリチ
ャージ信号*PCGを高レベルにしデータバスラインD
B及び*DBに対するプリチャージを停止させて、デー
タバスラインDB及び*DBをフローティング状態にす
ると、データバスラインDB及び*DBから低レベルの
入力信号線にリーク電流が流れる。しかし、マルチプレ
クサ10Aの4ビット入力値によらず、データバスライ
ンDB及び*DBのいずれからも、オフ状態のスイッチ
11〜18又はダミースイッチ31〜38を介して4本
の低レベル入力信号線へリーク電流が流れるので、デー
タバスラインDBから入力信号線に流れるリーク電流と
データバスライン*DBから入力信号線に流れるリーク
電流とが、同じ値になる。このため、データバスライン
DBと*DBの電位差は0を維持し、電位差を増幅する
センスアンプ回路22にとっては、リーク電流が無い場
合と同じである。したがって、次にプリチャージ信号*
PCGが高レベルになってプリチャージが停止されると
ともに、出力イネーブル信号ENが活性になってデコー
ダ20により入力選択線C1及び*C1がそれぞれ高レ
ベル及び低レベルに遷移し、スイッチ11及び15がオ
ンになった場合、データバスラインDBと*DBの電位
差に対するリーク電流の影響は殆どなくなる。これによ
り、マルチプレクサ10Aの4ビット入力値に起因する
データバスラインDBと*DBとの電位差のばらつきが
防止されるとともに、リーク電流によるデータバスライ
ンDBと*DBとの電位差の低減が抑制され、図2に示
すように従来よりも早い時点でセンスアンプ回路22を
活性化させることが可能となり、高速化が達成される。
他の点は、図8に関し説明した動作と同一である。 [第2実施形態]図3は、図1のマルチプレクサ10A
を用いた本発明の第2実施形態のSRAM回路を示す概
略図である。簡単化のために、図3には2行4列のメモ
リセルMC11〜MC14及びMC21〜MC24を備
えたメモリセルアレイが示されている。このSRAM回
路は、SRAMメモリデバイス又はプロセッサなどの半
導体装置に形成されている。このSRAM回路では、相
補的な一対のデータバスラインDB及び*DBに、コラ
ム回路41〜44が接続されている。コラム回路41で
は、メモリセルMC11の制御入力端がワード線WL1
に接続され、メモリセルMC11の第1及び第2のデー
タ端がそれぞれビット線B1及び*B1に接続されてい
る。メモリセルMC11は、ワード線WL1が活性のと
き、記憶内容に応じた相補的な電位をビット線B1及び
*B1へ出力する。メモリセルMC21についてもメモ
リセルMC11と同様であり、その制御入力端はワード
線WL2に接続されている。ワード線WL1及びWL2
はロウデコーダ50の出力端に接続され、ロウデコーダ
50が活性の時、ロウアドレスRAの値に応じてロウデ
コーダ50の出力の1つが活性化される。ビット線B1
及び*B1はチャージ回路51の出力端に接続され、メ
モリセルのアクセス開始前に、メモリセルが出力する相
補的な電位のうち高い方と同じ電位になるように充電さ
れる。ビット線B1〜B4、*B1〜*B4及びコラム
アドレスCAはそれぞれ図1の入力信号線SI1〜SI
4、*SI1〜*SI4及び選択制御信号SELに対応
している。マルチプレクサ10A中のコラムスイッチ1
1、15、ダミーコラムスイッチ31及び32は、コラ
ム回路41の構成要素である。コラム回路42〜44は
いずれも、コラム回路41と同一構成である。センスア
ンプ回路22で増幅された電圧の論理値は、出力回路5
5でラッチされ、さらに電圧が外部レベルに変換され
て、データ入出力端子56から取り出される。データ入
出力端子56はまた、入力回路57を介してデータバス
ラインDB及び*DBに接続され、入力回路57は入力
電圧レベルを内部電圧レベルに変換してラッチする。動
作のタイミングは、制御回路60により制御される。す
なわち、コラム回路41〜44のチャージ回路51〜5
4並びにチャージ回路21のオン/オフ、デコーダ20
及び50並びにセンスアンプ回路22の活性化及び不活
性化のタイミング、並びに出力回路55及び入力回路5
7でのラッチのタイミングは、制御回路60により従来
と同様に制御される。図4は、図3中のコラム回路41
びチャージ回路21のより詳細な構成を示す。メモリセ
ルMC11は、6トランジスタSRAMセルであり、ク
ロス接続されたNMOSトランジスタQ1とQ2のノー
ドN1及びN2がそれぞれ、一方ではクロス接続された
PMOSトランジスタQ3及びQ4を介し共に内部電源
電位VDDに接続され、他方ではNMOSトランジスタ
QA及びQBを介しビット線B1及び*B1に接続さ
れ、NMOSトランジスタQA及びQBのゲートが共に
ワード線WL1に接続されている。ビット線B1及び*
B1はそれぞれ、チャージ回路51のPMOSトランジ
スタQ5及びQ6を介して内部電源電位VDDに接続さ
れ、PMOSトランジスタQ5及びQ6のゲートには図
3の制御回路60からプリチャージ信号*PCGが供給
される。同様に、データバスラインDB及び*DBはそ
れぞれ、チャージ回路21のPMOSトランジスタQ7
及びQ8を介して内部電源電位VDDに接続され、PM
OSトランジスタQ7及びQ8のゲートにはプリチャー
ジ信号*PCGが供給される。図5は、図3のメモリセ
ルMC11の記憶内容を読み出す場合の動作を示す波形
図である。次に、この場合の動作を説明する。メモリセ
ルMC11では、図4において、ノードN1及びN2が
それぞれ高レベル及び低レベルでPMOSトランジスタ
Q3及びQ4がそれぞれオン及びオフ、NMOSトラン
ジスタQ1及びQ2がそれぞれオフ及びオンになってい
るとする。最初、デコーダ20及び50が不活性にされ
て、スイッチ11〜18がオフ、ワード線WL1及びW
L2が低レベルでNMOSトランジスタQA及びQBが
オフになっている。センスアンプ回路22も不活性にな
っている。また、プリチャージ信号*PCGが低レベル
で、ビット線B1〜B4、*B1〜*B4、データバス
ラインDB及び*DBが内部電源電位VDDでプリチャ
ージされている。プリチャージ信号*PCGが高レベル
に遷移してこのプリチャージが停止され、データバスラ
インDB及び*DB並びにビット線B1〜B4及び*B
1〜*B4がフローティング状態になる。一方、コラム
デコーダ20が活性化され、入力選択線C1及び*C1
がそれぞれ高レベル及び低レベルに遷移してコラムスイ
ッチ11及び15がオンになる。この状態では、ビット
線B1〜B4、*B1〜*B4、データバスラインDB
及び*DBのいずれも高レベルであるので、データバス
ラインDBと*DBの電位差は0である。次に、ワード
線WL1が高レベルに遷移して図4のNMOSトランジ
スタQA及びQBがオンになる。ビット線*B1上の正
電荷はNMOSトランジスタQB及びQ2を通ってグラ
ンドに流れ、ビット線*B1の電位が低下する。メモリ
セルMC12〜MC14についても同様であり、記憶内
容に応じて各ビット線対の一方の電位が低下する。上述
のように、データバスラインDB及び*DBからオフ状
態のスイッチを介してビット線へ流れるリーク電流はほ
ぼ同じ値であるので、記憶状態によるデータバスライン
DBと*DBの電位差のばらつきは殆どなく、従来より
も早期にセンスアンプ22を活性化させることができ
る。この電位差が100mV程度になったと想定される
時点で、センスアンプ回路22が活性化され、該電位差
を増幅した信号がセンスアンプ回路22から出力され
る。この出力の論理値は、出力回路55でラッチされ、
さらに電圧が外部レベルに変換されてデータ出力端子5
6から取り出される。次に、ロウデコーダ50が不活性
にされてワード線WL1が低レベルに遷移し、メモリセ
ルMC11〜MC14とビット線対との間が遮断され
る。次に、コラムデコーダ20が不活性になってスイッ
チ11及び15がオフになり、また、チャージ回路51
〜54及び21がオンになって上記プリチャージが行わ
れる。これにより、データバスラインDBと*DBの電
位差が0になる。本第2実施形態によれば、上記理由に
より従来よりも早期にセンスアンプ22を活性化させる
ことができるので、メモリアクセスの高速化が実現でき
る。 [第2実施形態]図6は、本発明の第2実施形態の、S
RAM回路を構成するコラム回路40Aびチャージ回路
21を示す、図4に対応した図である。このコラム回路
40Aでは、図4の6トランジスタSRAMセルMC1
1の替わりに、4トランジスタSRAMセルMC11A
が用いられ、ワード線*WL1の電位でオン/オフされ
るスイッチがPMOSトランジスタQC及びQDで構成
されている。例えば、ノードN1及びN2がそれぞれ高
レベル及び低レベルでNMOSトランジスタQ1及びQ
2がそれぞれオフ及びオンになっていると時、ワード線
*WL1が低レベルに遷移してPMOSトランジスタQ
C及びQDがオンになると、ビット線*B1上の正電荷
はPMOSトランジスタQD及びNMOSトランジスタ
Q2を通ってグランドに流れ、ビット線*B1の電位が
低下する。ノードN2の電位は、ビット線*B1の電位
とPMOSトランジスタQ4及びNMOSトランジスタ
Q2のオン抵抗の比により定まり、この電位がNMOS
トランジスタQ1の閾値電圧以下になるように設計され
ている。したがって、NMOSトランジスタQ1はオフ
を維持する。他の点は、上記第1実施例と同一である。
なお、本発明には外にも種々の変形例が含まれる。例え
ば、上記実施形態ではメモリセルがSRAMセルである
場合について説明したが、本発明は複数の相補ビット線
対と1対の相補データバスライン対との間にスイッチが
接続されたすべてのメモリ回路に適用可能である。ま
た、本発明のマルチプレクサは、メモリ回路以外の各種
デジタル回路に適用可能である。さらに、上記実施形態
ではデータバスラインDB及び*DBを高レベルにプリ
チャージする場合を説明したが、データバスラインDB
と*DBとを同電位にプリチャージすればよく、低レベ
ル、又は高レベルと低レベルの中間電位にプリチャージ
する場合であっても、本発明の効果が得られる。また、
マルチプレクサの選択制御回路として、デコーダの替わ
りに、1ビットのみ選択ビット(例えば‘1’)にされ
るレジスタやシフトレジスタを用いてもよい。スイッチ
は、オン/オフ制御できるものであればよく、FETに
限定されず、バイポーラトランジスタであってもよい。
を示す概略回路図である。
れる場合の動作を示す波形図である。
施形態のSRAM回路を示す概略図である。
より詳細な構成を示す図である。
す場合の動作を示す波形図である。
回路を示す、図4に対応した図である。
れる場合の動作を示す、図2と対応した波形図である。
Claims (9)
- 【請求項1】 同電位にプリチャージされる第1及び第
2出力バスラインに接続された複数のスイッチ回路と、
該複数のスイッチ回路の1つを選択的にオンにする選択
制御回路とを有し、各スイッチ回路は、 相補的な信号が供給される第1及び第2入力信号線の該
第1入力信号線と該第1出力バスラインとの間及び該第
2入力信号線と該第2出力バスラインとの間にそれぞれ
接続され、選択制御信号に応じてオン/オフされる第1
及び第2スイッチと、 該第1入力信号線と該第2出力バスラインとの間及び該
第2入力信号線と該第1出力バスラインとの間にそれぞ
れ接続され、オフにされる第1及び第2ダミースイッチ
と、 を有することを特徴とするマルチプレクサ。 - 【請求項2】 上記第1及び第2出力バスライン間の電
位差を増幅するセンスアンプをさらに有することを特徴
とする請求項1記載のマルチプレクサ。 - 【請求項3】 請求項1又は2記載のマルチプレクサが
形成されていることを特徴とする半導体装置。 - 【請求項4】 同電位にプリチャージされる第1及び第
2データバスラインに接続された複数のコラム回路を有
するメモリ回路において、各コラム回路は、 ロウアドレスに応じて活性化されるワード線に接続され
た制御入力端と、第1及び第2ビット線にそれぞれ接続
され該制御入力端が活性である時に記憶内容に応じた相
補的な電位を出力する第1及び第2データ端とを有する
メモリセルと、 該第1ビット線と該第1データバスラインとの間及び該
第2ビット線と該第2データバスラインとの間にそれぞ
れ接続され、コラムアドレスに応じてオン/オフされる
第1及び第2コラムスイッチと、 該第1ビット線と該第2データバスラインとの間及び該
第2ビット線と該第1データバスラインとの間にそれぞ
れ接続され、オフにされる第1及び第2ダミーコラムス
イッチと、 を有することを特徴とするメモリ回路。 - 【請求項5】 上記第1及び第2コラムスイッチをオン
にする前に上記第1及び第2ビット線並びに上記第1及
び第2データバスラインをプリチャージするチャージ回
路、 をさらに有することを特徴とする請求項4記載のメモリ
回路。 - 【請求項6】 上記プリチャージ回路は、上記相補的な
電位のうち高い方と同じ電位でプリチャージすることを
特徴とする請求項5記載のメモリ回路。 - 【請求項7】 上記第1ダミーコラムスイッチは、上記
第1ビット線と上記第2データバスラインとの間に並列
接続された第1pMOSトランジスタと第1nMOSト
ランジスタとを有し、上記第2ダミーコラムスイッチ
は、上記第2ビット線と上記第1データバスラインとの
間に接続された第2pMOSトランジスタと第2nMO
Sトランジスタとを有する、 ことを特徴とする請求項5記載のメモリ回路。 - 【請求項8】 上記メモリセルは、 相補的な電位をもつ第1端と第2端を有するフリップフ
ロップと、 該第1端と上記第1データ端との間に接続された第1電
流路と第1制御入力端とを備えた第1スイッチと、 該第2端と上記第2データ端との間に接続された第2電
流路と第2制御入力端とを備えた第2スイッチと、 を有し、該メモリセルの上記制御入力端は該第1及び第
2制御入力端を有することを特徴とする請求項4乃至7
のいずれか1つに記載のメモリ回路。 - 【請求項9】 請求項4乃至8のいずれか1つに記載の
メモリ回路が形成されていることを特徴とする半導体装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001068062A JP4553504B2 (ja) | 2001-03-12 | 2001-03-12 | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
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---|---|---|---|
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JPS61182695A (ja) * | 1985-02-08 | 1986-08-15 | Hitachi Ltd | 半導体記憶装置 |
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Patent Citations (8)
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---|---|---|---|---|
JPS61182695A (ja) * | 1985-02-08 | 1986-08-15 | Hitachi Ltd | 半導体記憶装置 |
JPS6226692A (ja) * | 1985-07-26 | 1987-02-04 | Hitachi Vlsi Eng Corp | スタテイツク型ram |
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JPH03276487A (ja) * | 1990-03-26 | 1991-12-06 | Hitachi Ltd | 半導体記憶装置 |
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