JPS5949640A - 乗算回路 - Google Patents
乗算回路Info
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- JPS5949640A JPS5949640A JP57161220A JP16122082A JPS5949640A JP S5949640 A JPS5949640 A JP S5949640A JP 57161220 A JP57161220 A JP 57161220A JP 16122082 A JP16122082 A JP 16122082A JP S5949640 A JPS5949640 A JP S5949640A
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- JP
- Japan
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- digits
- digit
- answer
- circuit
- multiplication
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発り」は複数桁の2進数とおしの乗算を行なう乗算
回路に関する。
回路に関する。
従来、複数桁の2進数とおしの乗/JAを行なう場名、
乗数のそれぞれの桁毎に被乗数との積である部分積をす
べて求め、これらの部分積をMし合わせて答を得るよう
にしている。したがって、たとえば4桁の2進数とおし
の乗算をアレイ方式で行なう場合には、第1図に示すよ
うに16個の単位回路A1〜AI6が用いられる。この
うち4個の単位回路A1〜A4は、核來数値rx4 x
a X2 XI Jと乗数の最下位桁イ+F+’、
rylJとの間の部分積を求めるだめのものであり、同
様に各4個ずつの単位回路A5〜AIl*A9〜A12
* Ass 〜 A 1g は−被乗数イ
直 rX4X3X2xl Jそれぞれと乗数の各桁の
佃rytJ*「y3 」、「y4」それぞれとの間の部
分積を求めるだめのものである。なお、第1図において
p1〜p8は乗算結果である。
乗数のそれぞれの桁毎に被乗数との積である部分積をす
べて求め、これらの部分積をMし合わせて答を得るよう
にしている。したがって、たとえば4桁の2進数とおし
の乗算をアレイ方式で行なう場合には、第1図に示すよ
うに16個の単位回路A1〜AI6が用いられる。この
うち4個の単位回路A1〜A4は、核來数値rx4 x
a X2 XI Jと乗数の最下位桁イ+F+’、
rylJとの間の部分積を求めるだめのものであり、同
様に各4個ずつの単位回路A5〜AIl*A9〜A12
* Ass 〜 A 1g は−被乗数イ
直 rX4X3X2xl Jそれぞれと乗数の各桁の
佃rytJ*「y3 」、「y4」それぞれとの間の部
分積を求めるだめのものである。なお、第1図において
p1〜p8は乗算結果である。
第2図は上記各単位回路Aの(14成を示すものである
。互いの積を得るための2つの桁の値X。
。互いの積を得るための2つの桁の値X。
yはANDゲートIIを介して、前段からのオ[1出カ
値Sおよび桁上げ出力値Cとともに今加3tp ’t’
′v。
値Sおよび桁上げ出力値Cとともに今加3tp ’t’
′v。
12に与えられる。そしてこの全加算器12がらは第1
]出力値S′および桁上げ出力値C′が”fbられる。
]出力値S′および桁上げ出力値C′が”fbられる。
・このように従来ではすべての部分積のすべての桁の積
を求め、これらを加算して答を得るようにしているため
、乗算すべき鶴の桁数が少ない場合にはそれ程問題とは
ならないが、桁数が多くなってくるとこれに対応してノ
1−ドウエアが大量に必要となる。このため、桁数が多
くなると、これに伴々って素子数が多くなる欠点がある
。たとえば、第1[tJに示すよりなアレイ方式で24
桁の蒼々どおしの乗算を従来方法で行なう場合には、第
2図に示す単位回路Aが576個も必要になり、これを
MO8形集積回路で実現しようとすると約15000個
程度のMOSFETが必要となる。また、このことはア
レイ方式のものに限らず、Boothのアルゴリズムを
採用したものやWallaceの方式を採用したものに
ついても同様のことがいえる。
を求め、これらを加算して答を得るようにしているため
、乗算すべき鶴の桁数が少ない場合にはそれ程問題とは
ならないが、桁数が多くなってくるとこれに対応してノ
1−ドウエアが大量に必要となる。このため、桁数が多
くなると、これに伴々って素子数が多くなる欠点がある
。たとえば、第1[tJに示すよりなアレイ方式で24
桁の蒼々どおしの乗算を従来方法で行なう場合には、第
2図に示す単位回路Aが576個も必要になり、これを
MO8形集積回路で実現しようとすると約15000個
程度のMOSFETが必要となる。また、このことはア
レイ方式のものに限らず、Boothのアルゴリズムを
採用したものやWallaceの方式を採用したものに
ついても同様のことがいえる。
ところで、従来のようにすべての部分積のすべての桁の
積を求めて乗算を行なうようにすれば、得られる答は極
めて高精度のものとなる。
積を求めて乗算を行なうようにすれば、得られる答は極
めて高精度のものとなる。
しかしながら、たとえば24桁の数どおしを乗算して得
られる答の有効桁数も24桁となるため、この場合には
少なくとも上位24桁程度までの精度が保たれていれば
十分である。
られる答の有効桁数も24桁となるため、この場合には
少なくとも上位24桁程度までの精度が保たれていれば
十分である。
この発明は上記のような事情を考墾してなさ・れたもの
で、その目的は素子数の大幅な削減か実現でき、しかも
得られる答の精度の低下を最小限にとどめることができ
る乗算回路を提供することにある。
で、その目的は素子数の大幅な削減か実現でき、しかも
得られる答の精度の低下を最小限にとどめることができ
る乗算回路を提供することにある。
上記目的を達成するためこの発明にあっでヲ:1、枚数
桁の2進数どおしを乗算する際に得られるべき部分積の
うち下位1桁を除いた残りのすべての部分積を求めて(
n+1)桁以−りの答を)kめ、これとれ別に上記数値
nに一応じた((n=1 )十’ ) /2n の補正値を求め、この補正値を上記各の(n+1)桁よ
シ上位桁へ加算するようにしている。
桁の2進数どおしを乗算する際に得られるべき部分積の
うち下位1桁を除いた残りのすべての部分積を求めて(
n+1)桁以−りの答を)kめ、これとれ別に上記数値
nに一応じた((n=1 )十’ ) /2n の補正値を求め、この補正値を上記各の(n+1)桁よ
シ上位桁へ加算するようにしている。
以下図面を参照してこの発明の詳細な説明する。第3図
はこの発明に係る乗算回路を、前記第1図の場合と同様
にプレイ方式のものに実施した場4合のブロック構成図
である。図において2ノは前記単位回路が複数設けられ
ている乗算プレイであり、この乗算アレイ21は2進数
X、Yどおしの乗算を行なう。そしてこの乗算アレイ2
1は図中斜線を付した領域、すなわち被乗数X側の(n
+1)桁以上の領域にのみ単位回路が設けられていて、
下位1桁以下の領域に単位回路は設けられていない。す
なわち、この乗算アレイ21では2進数x、yどおしを
乗算する場合に得られるべき各′部分積のうち下位1桁
を除いた残りの桁の部分積を求め、これらを加算して(
n+1)桁以上の答Eを得る。
はこの発明に係る乗算回路を、前記第1図の場合と同様
にプレイ方式のものに実施した場4合のブロック構成図
である。図において2ノは前記単位回路が複数設けられ
ている乗算プレイであり、この乗算アレイ21は2進数
X、Yどおしの乗算を行なう。そしてこの乗算アレイ2
1は図中斜線を付した領域、すなわち被乗数X側の(n
+1)桁以上の領域にのみ単位回路が設けられていて、
下位1桁以下の領域に単位回路は設けられていない。す
なわち、この乗算アレイ21では2進数x、yどおしを
乗算する場合に得られるべき各′部分積のうち下位1桁
を除いた残りの桁の部分積を求め、これらを加算して(
n+1)桁以上の答Eを得る。
22は、上記数値nが与えられ、この数値−に応じて(
(n−1) 十−;)/2で表わされる実数値に近い整
数値Fを与える定数発生回路である。この定数発生回路
22で得られる整数値Fは上記乗算プレイ21で得られ
た答Eとともに加n回路23に与えられる。
(n−1) 十−;)/2で表わされる実数値に近い整
数値Fを与える定数発生回路である。この定数発生回路
22で得られる整数値Fは上記乗算プレイ21で得られ
た答Eとともに加n回路23に与えられる。
加算回路23は上記整数値Fを補正値と【、7て上記各
Eの(n+1)桁より上位桁へ加算し)最終的な答Gを
得る。
Eの(n+1)桁より上位桁へ加算し)最終的な答Gを
得る。
すなわち、この乗算回路は、2進数x、yを乗算す石際
に得られるべき各部分積のうち下位1桁を除いた残シの
すべての部分積を求め、こ □れらを、加算して(n
+)桁以上の答Eを乗算アレイ21で求め、また定数発
生回路22で((n−1)+p)/2で与えられる実数
値に近い整数値Fを求め、加算回路23で上記各E K
数値Fを加算して補正された答Gを得るようにしたもの
である。
に得られるべき各部分積のうち下位1桁を除いた残シの
すべての部分積を求め、こ □れらを、加算して(n
+)桁以上の答Eを乗算アレイ21で求め、また定数発
生回路22で((n−1)+p)/2で与えられる実数
値に近い整数値Fを求め、加算回路23で上記各E K
数値Fを加算して補正された答Gを得るようにしたもの
である。
本発明回路によって得られる答Gが2つの数を乗算した
ものに実用上充分近い近似値であることは次のような原
理に基づいている。いま、24桁の仮数を持つ2進数と
おしの乗算を行なう場合を考える。この場合、2つの2
進数の仮数は正規化されているものとする。すなわち、
最上桁は「1」になっている。この2進数どおしの乗算
を行なう場合、得られるべき部分積のうち下位の1桁を
求めず省略したとき、その答に発生し得る誤差の値は最
小で0となり、最大値は次式で与えられる。
ものに実用上充分近い近似値であることは次のような原
理に基づいている。いま、24桁の仮数を持つ2進数と
おしの乗算を行なう場合を考える。この場合、2つの2
進数の仮数は正規化されているものとする。すなわち、
最上桁は「1」になっている。この2進数どおしの乗算
を行なう場合、得られるべき部分積のうち下位の1桁を
求めず省略したとき、その答に発生し得る誤差の値は最
小で0となり、最大値は次式で与えられる。
i=旧
したがって、下位1桁を省略して得られる答の(n+1
)桁以上に((n−1)2”+1 )/(2x2n )
、すなわち((n−1) + 2 n ] /2で与え
られる実数値に近い2進化された整数値を加算しこの結
果を答とすれば、この答に生じている誤差を最小にしイ
υる。いまnを24とした場合、すなわち24桁の2進
数どおしの乗j7を行なう際に部分績の下位24桁1で
を切り捨てると、前記((n−1些μs4に相当する実
数値は約11.5とな、す、この実数値に近い整数値で
ある轡11に対応した2進数を25桁以上に加算するこ
とにより +In正された答が得られる。そしてこのと
き、補正された答の相対誤差εは次式で3′くわされる
。
)桁以上に((n−1)2”+1 )/(2x2n )
、すなわち((n−1) + 2 n ] /2で与え
られる実数値に近い2進化された整数値を加算しこの結
果を答とすれば、この答に生じている誤差を最小にしイ
υる。いまnを24とした場合、すなわち24桁の2進
数どおしの乗j7を行なう際に部分績の下位24桁1で
を切り捨てると、前記((n−1些μs4に相当する実
数値は約11.5とな、す、この実数値に近い整数値で
ある轡11に対応した2進数を25桁以上に加算するこ
とにより +In正された答が得られる。そしてこのと
き、補正された答の相対誤差εは次式で3′くわされる
。
・・・・・・・・・・・・・曲曲(2)すなわち、補正
された答は、上記2式から、少なくとも2進で18桁の
精度を有していることがわかる。
された答は、上記2式から、少なくとも2進で18桁の
精度を有していることがわかる。
ここで、従来のようにすべての部分子/jを求めて答を
得る場合に得られる2進23桁の精度に近い精度を?4
Iるには、次式から明らかなように、下(17: 20
桁を省略すれば十分である。
得る場合に得られる2進23桁の精度に近い精度を?4
Iるには、次式から明らかなように、下(17: 20
桁を省略すれば十分である。
第4図は(224−1) x (22’ −1)の米J
9を、従来方法を用いてすべての部分積を求めて行なう
場名の演算過程をボす図である。このときに侍られる各
は248−2 X 224+ 1であシ、この答を22
4゜桁で0括1人すれは248 + 2 x 224と
なる。
9を、従来方法を用いてすべての部分積を求めて行なう
場名の演算過程をボす図である。このときに侍られる各
は248−2 X 224+ 1であシ、この答を22
4゜桁で0括1人すれは248 + 2 x 224と
なる。
第5図tよ、上5L2 (2” l )×(2241
)の米J#を本発明回路を用いて行なう場合の演算過程
を示す図であり、nの値は2oに設定している。
)の米J#を本発明回路を用いて行なう場合の演算過程
を示す図であり、nの値は2oに設定している。
すなわち、この場合、まず乗算アレイ2ノで21桁以上
の各部分積の和が求められ、また定数発生回路22では
((n−1)十灰)/2にn = 20を代入して得ら
れる実数値に近い整数値9が求められ、両値が加算回路
23で加算されて図示するような最終的な答が得られる
。そしてこの答を224で0括1人すると224 3
X 224となる。
の各部分積の和が求められ、また定数発生回路22では
((n−1)十灰)/2にn = 20を代入して得ら
れる実数値に近い整数値9が求められ、両値が加算回路
23で加算されて図示するような最終的な答が得られる
。そしてこの答を224で0括1人すると224 3
X 224となる。
さらに第6図は、上I1コ(224−1)X(224−
1)の乗A−を本発明回路を用いて行なう場合の演算過
程を示す図であり、nの値は24に設定している。すな
わち、この場合に乗算アレイ21で25桁以上の各部分
積の和が求められ、また演3T回路22では((n 1
)−1−zn )/”にn = 24 f代入して得
られる一1コ数値に近い整数値11が求められ、両値が
加y11回路23で加算されて図示するような最終的な
答が得られる。そしてこの答を224で0括1人すると
248 15 X 224となる。
1)の乗A−を本発明回路を用いて行なう場合の演算過
程を示す図であり、nの値は24に設定している。すな
わち、この場合に乗算アレイ21で25桁以上の各部分
積の和が求められ、また演3T回路22では((n 1
)−1−zn )/”にn = 24 f代入して得
られる一1コ数値に近い整数値11が求められ、両値が
加y11回路23で加算されて図示するような最終的な
答が得られる。そしてこの答を224で0括1人すると
248 15 X 224となる。
第5図の場合、得られる答の相対誤差は、1×224/
248=2−24 トxす、’4 fCdE 6 図
ノjl!3 合の相対誤差は、14 X 224/24
8= 14 X 2−2’中2−20・2となる。した
がって、加算回路23で得られる答をその224桁で0
括1人する場合、第5図の場合の精度は23桁となり、
−またεI46 [,1,lのJ)r)(合の精度は2
o桁となる。
248=2−24 トxす、’4 fCdE 6 図
ノjl!3 合の相対誤差は、14 X 224/24
8= 14 X 2−2’中2−20・2となる。した
がって、加算回路23で得られる答をその224桁で0
括1人する場合、第5図の場合の精度は23桁となり、
−またεI46 [,1,lのJ)r)(合の精度は2
o桁となる。
ここで、685図の場合に必要とするJllイ)7:
f+il銘(、)4X24 数は、−−−−12+21+22+23−1−24で合
iti 366個であり、従来法による第1図の場合・
の576個にくらべて素子数を約36俤程度削減°する
ことができる。同じく第6図の場合に必ダにとする単位
1!l!回路の数は、−119日−12で合ば1276
個とおよび力lS1回路23を追加することによって増
加する素子の数は、乗算回路210r#i Hltに換
>1して1チ程度となる。このため、木兄ψ」によれば
、素子数の大幅なt〕1」減が実現できる。’Ld=も
上記したように得られる答の精度の低下も最小限にとど
めることができる。
f+il銘(、)4X24 数は、−−−−12+21+22+23−1−24で合
iti 366個であり、従来法による第1図の場合・
の576個にくらべて素子数を約36俤程度削減°する
ことができる。同じく第6図の場合に必ダにとする単位
1!l!回路の数は、−119日−12で合ば1276
個とおよび力lS1回路23を追加することによって増
加する素子の数は、乗算回路210r#i Hltに換
>1して1チ程度となる。このため、木兄ψ」によれば
、素子数の大幅なt〕1」減が実現できる。’Ld=も
上記したように得られる答の精度の低下も最小限にとど
めることができる。
なお、この発明は上記実施例に限定されるものではなく
、たとえばBoothのアルゴリズムを採用したものや
Wallaceの方式を採用したものについても実施が
可能であることはいうまでもない。
、たとえばBoothのアルゴリズムを採用したものや
Wallaceの方式を採用したものについても実施が
可能であることはいうまでもない。
以上説明したようにこの発明によれば、複数桁の2進数
とおしを乗算する際に得られるべき部分積のうち下位1
桁を除いた残りのすべての部分積を求めて(n+1)桁
以上の答を求め、仁れとは別に上記数値nに応じた((
n’ )1ロ) / 2の補正値を求め、この補正値を
上記答の(n−H)桁より上位桁へ加算するようにした
ので、乗算プレイ内の単位回路の数を削減することがで
き、もって素子数の大幅な削減が実現でき、しかも得ら
れる答の精度の低下を最小限にとどめることができる乗
υ回路が提供できる。
とおしを乗算する際に得られるべき部分積のうち下位1
桁を除いた残りのすべての部分積を求めて(n+1)桁
以上の答を求め、仁れとは別に上記数値nに応じた((
n’ )1ロ) / 2の補正値を求め、この補正値を
上記答の(n−H)桁より上位桁へ加算するようにした
ので、乗算プレイ内の単位回路の数を削減することがで
き、もって素子数の大幅な削減が実現でき、しかも得ら
れる答の精度の低下を最小限にとどめることができる乗
υ回路が提供できる。
第1図はアレイ方式の従来の乗)表回路を示す4へy又
図、第2図は第1図回路で用いられる単位回路の構成図
、@3図はこの発明の一実施例を示すブロック構成図、
第4図は第1し1に示す従来回路で乗I9−を行々う場
合の演i9過程を示す図、第5図及び第6図はそれぞれ
この発明の回路で乗算を行なう場合の演η過程を示す図
である。 2ノ・・・乗算アレイ、22・・・定数発生回路、23
・・・加算回路。
図、第2図は第1図回路で用いられる単位回路の構成図
、@3図はこの発明の一実施例を示すブロック構成図、
第4図は第1し1に示す従来回路で乗I9−を行々う場
合の演i9過程を示す図、第5図及び第6図はそれぞれ
この発明の回路で乗算を行なう場合の演η過程を示す図
である。 2ノ・・・乗算アレイ、22・・・定数発生回路、23
・・・加算回路。
Claims (1)
- 【特許請求の範囲】 複数桁の2進数とおしの各部分積を求めて乗31:を行
なう来j目h1路において、得られるべき部分積のうち
下位1桁を除いた残りのすべての部分積を求めて(n+
1)桁以上の答を得る手段と、この手段により得られる
答に対して ((n 1 )+zn ) / 2で与えられる実数
に近い整数値を補正値としてその(n+1)桁よシ土位
桁へ加算せしめる手段とを具備したことを特徴とする乗
算回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57161220A JPS5949640A (ja) | 1982-09-16 | 1982-09-16 | 乗算回路 |
EP83107663A EP0103722A3 (en) | 1982-09-16 | 1983-08-03 | Multiplying circuit |
US06/521,656 US4598382A (en) | 1982-09-16 | 1983-08-10 | Multiplying circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57161220A JPS5949640A (ja) | 1982-09-16 | 1982-09-16 | 乗算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5949640A true JPS5949640A (ja) | 1984-03-22 |
Family
ID=15730899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57161220A Pending JPS5949640A (ja) | 1982-09-16 | 1982-09-16 | 乗算回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4598382A (ja) |
EP (1) | EP0103722A3 (ja) |
JP (1) | JPS5949640A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62260227A (ja) * | 1986-05-06 | 1987-11-12 | Yamaha Corp | 乗算回路 |
JPS62260229A (ja) * | 1986-05-06 | 1987-11-12 | Yamaha Corp | 乗算回路 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62194540A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | ディジタル信号処理回路 |
US4787056A (en) * | 1986-03-26 | 1988-11-22 | Rca Licensing Corporation | Apparatus for estimating the square of digital samples |
US4831576A (en) * | 1986-05-06 | 1989-05-16 | Yamaha Corporation | Multiplier circuit |
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