JPS5949640A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発り」は複数桁の２進数とおしの乗算を行なう乗算
回路に関する。

〔発明の技術的竹景とその問題点〕

従来、複数桁の２進数とおしの乗／ＪＡを行なう場名、
乗数のそれぞれの桁毎に被乗数との積である部分積をす
べて求め、これらの部分積をＭし合わせて答を得るよう
にしている。したがって、たとえば４桁の２進数とおし
の乗算をアレイ方式で行なう場合には、第１図に示すよ
うに１６個の単位回路Ａ１〜ＡＩ６が用いられる。この
うち４個の単位回路Ａ１〜Ａ４は、核來数値ｒｘ４　ｘ
ａ　Ｘ２　ＸＩ　　Ｊと乗数の最下位桁イ＋Ｆ＋’、　
ｒｙｌＪとの間の部分積を求めるだめのものであり、同
様に各４個ずつの単位回路Ａ５〜ＡＩｌ＊Ａ９〜Ａ１２
　　　＊　　Ａｓｓ　　〜　Ａ　　１ｇ　は−被乗数イ
直　ｒＸ４Ｘ３Ｘ２ｘｌ　　Ｊそれぞれと乗数の各桁の
佃ｒｙｔＪ＊「ｙ３　」、「ｙ４」それぞれとの間の部
分積を求めるだめのものである。なお、第１図において
ｐ１〜ｐ８は乗算結果である。

第２図は上記各単位回路Ａの（１４成を示すものである
。互いの積を得るための２つの桁の値Ｘ。

ｙはＡＮＤゲートＩＩを介して、前段からのオ［１出カ
値Ｓおよび桁上げ出力値Ｃとともに今加３ｔｐ　’ｔ’
′ｖ。

１２に与えられる。そしてこの全加算器１２がらは第１
］出力値Ｓ′および桁上げ出力値Ｃ′が”ｆｂられる。

・このように従来ではすべての部分積のすべての桁の積
を求め、これらを加算して答を得るようにしているため
、乗算すべき鶴の桁数が少ない場合にはそれ程問題とは
ならないが、桁数が多くなってくるとこれに対応してノ
１−ドウエアが大量に必要となる。このため、桁数が多
くなると、これに伴々って素子数が多くなる欠点がある
。たとえば、第１［ｔＪに示すよりなアレイ方式で２４
桁の蒼々どおしの乗算を従来方法で行なう場合には、第
２図に示す単位回路Ａが５７６個も必要になり、これを
ＭＯ８形集積回路で実現しようとすると約１５０００個
程度のＭＯＳＦＥＴが必要となる。また、このことはア
レイ方式のものに限らず、Ｂｏｏｔｈのアルゴリズムを
採用したものやＷａｌｌａｃｅの方式を採用したものに
ついても同様のことがいえる。

ところで、従来のようにすべての部分積のすべての桁の
積を求めて乗算を行なうようにすれば、得られる答は極
めて高精度のものとなる。

しかしながら、たとえば２４桁の数どおしを乗算して得
られる答の有効桁数も２４桁となるため、この場合には
少なくとも上位２４桁程度までの精度が保たれていれば
十分である。

〔発明の目的〕

この発明は上記のような事情を考墾してなさ・れたもの
で、その目的は素子数の大幅な削減か実現でき、しかも
得られる答の精度の低下を最小限にとどめることができ
る乗算回路を提供することにある。

〔発明の概要〕

上記目的を達成するためこの発明にあっでヲ：１、枚数
桁の２進数どおしを乗算する際に得られるべき部分積の
うち下位１桁を除いた残りのすべての部分積を求めて（
ｎ＋１）桁以−りの答を）ｋめ、これとれ別に上記数値
ｎに一応じた（（ｎ＝１　）十’　）　／２ｎ の補正値を求め、この補正値を上記各の（ｎ＋１）桁よ
シ上位桁へ加算するようにしている。

〔発明の実施例〕

以下図面を参照してこの発明の詳細な説明する。第３図
はこの発明に係る乗算回路を、前記第１図の場合と同様
にプレイ方式のものに実施した場４合のブロック構成図
である。図において２ノは前記単位回路が複数設けられ
ている乗算プレイであり、この乗算アレイ２１は２進数
Ｘ、Ｙどおしの乗算を行なう。そしてこの乗算アレイ２
１は図中斜線を付した領域、すなわち被乗数Ｘ側の（ｎ
＋１）桁以上の領域にのみ単位回路が設けられていて、
下位１桁以下の領域に単位回路は設けられていない。す
なわち、この乗算アレイ２１では２進数ｘ、ｙどおしを
乗算する場合に得られるべき各′部分積のうち下位１桁
を除いた残りの桁の部分積を求め、これらを加算して（
ｎ＋１）桁以上の答Ｅを得る。

２２は、上記数値ｎが与えられ、この数値−に応じて（
（ｎ−１）　十−；）／２で表わされる実数値に近い整
数値Ｆを与える定数発生回路である。この定数発生回路
２２で得られる整数値Ｆは上記乗算プレイ２１で得られ
た答Ｅとともに加ｎ回路２３に与えられる。

加算回路２３は上記整数値Ｆを補正値と【、７て上記各
Ｅの（ｎ＋１）桁より上位桁へ加算し）最終的な答Ｇを
得る。

すなわち、この乗算回路は、２進数ｘ、ｙを乗算す石際
に得られるべき各部分積のうち下位１桁を除いた残シの
すべての部分積を求め、こ　　□れらを、加算して（ｎ
＋）桁以上の答Ｅを乗算アレイ２１で求め、また定数発
生回路２２で（（ｎ−１）＋ｐ）／２で与えられる実数
値に近い整数値Ｆを求め、加算回路２３で上記各Ｅ　Ｋ
数値Ｆを加算して補正された答Ｇを得るようにしたもの
である。

本発明回路によって得られる答Ｇが２つの数を乗算した
ものに実用上充分近い近似値であることは次のような原
理に基づいている。いま、２４桁の仮数を持つ２進数と
おしの乗算を行なう場合を考える。この場合、２つの２
進数の仮数は正規化されているものとする。すなわち、
最上桁は「１」になっている。この２進数どおしの乗算
を行なう場合、得られるべき部分積のうち下位の１桁を
求めず省略したとき、その答に発生し得る誤差の値は最
小で０となり、最大値は次式で与えられる。

ｉ＝旧 したがって、下位１桁を省略して得られる答の（ｎ＋１
）桁以上に（（ｎ−１）２”＋１　）／（２ｘ２ｎ　）
、すなわち（（ｎ−１）　＋　２　ｎ　］　／２で与え
られる実数値に近い２進化された整数値を加算しこの結
果を答とすれば、この答に生じている誤差を最小にしイ
υる。いまｎを２４とした場合、すなわち２４桁の２進
数どおしの乗ｊ７を行なう際に部分績の下位２４桁１で
を切り捨てると、前記（（ｎ−１些μｓ４に相当する実
数値は約１１．５とな、す、この実数値に近い整数値で
ある轡１１に対応した２進数を２５桁以上に加算するこ
とにより　＋Ｉｎ正された答が得られる。そしてこのと
き、補正された答の相対誤差εは次式で３′くわされる
。

・・・・・・・・・・・・・曲曲（２）すなわち、補正
された答は、上記２式から、少なくとも２進で１８桁の
精度を有していることがわかる。

ここで、従来のようにすべての部分子／ｊを求めて答を
得る場合に得られる２進２３桁の精度に近い精度を？４
Ｉるには、次式から明らかなように、下（１７：　２０
桁を省略すれば十分である。

第４図は（２２４−１）　ｘ　（２２’　−１）の米Ｊ
９を、従来方法を用いてすべての部分積を求めて行なう
場名の演算過程をボす図である。このときに侍られる各
は２４８−２　Ｘ　２２４＋　１であシ、この答を２２
４゜桁で０括１人すれは２４８　＋　２　ｘ　２２４と
なる。

第５図ｔよ、上５Ｌ２　（２”　　ｌ　）×（２２４１
）の米Ｊ＃を本発明回路を用いて行なう場合の演算過程
を示す図であり、ｎの値は２ｏに設定している。

すなわち、この場合、まず乗算アレイ２ノで２１桁以上
の各部分積の和が求められ、また定数発生回路２２では
（（ｎ−１）十灰）／２にｎ　＝　２０を代入して得ら
れる実数値に近い整数値９が求められ、両値が加算回路
２３で加算されて図示するような最終的な答が得られる
。そしてこの答を２２４で０括１人すると２２４　３　
Ｘ　２２４となる。

さらに第６図は、上Ｉ１コ（２２４−１）Ｘ（２２４−
１）の乗Ａ−を本発明回路を用いて行なう場合の演算過
程を示す図であり、ｎの値は２４に設定している。すな
わち、この場合に乗算アレイ２１で２５桁以上の各部分
積の和が求められ、また演３Ｔ回路２２では（（ｎ　１
　）−１−ｚｎ　）／”にｎ　＝　２４　ｆ代入して得
られる一１コ数値に近い整数値１１が求められ、両値が
加ｙ１１回路２３で加算されて図示するような最終的な
答が得られる。そしてこの答を２２４で０括１人すると
２４８　１５　Ｘ　２２４となる。

第５図の場合、得られる答の相対誤差は、１×２２４／
２４８＝２−２４　　トｘす、’４　ｆＣｄＥ　６　図
ノｊｌ！３　合の相対誤差は、１４　Ｘ　２２４／２４
８＝　１４　Ｘ　２−２’中２−２０・２となる。した
がって、加算回路２３で得られる答をその２２４桁で０
括１人する場合、第５図の場合の精度は２３桁となり、
−またεＩ４６　［，１，ｌのＪ）ｒ）（合の精度は２
ｏ桁となる。

ここで、６８５図の場合に必要とするＪｌｌイ）７：　
ｆ＋ｉｌ銘（、）４Ｘ２４ 数は、−−−−１２＋２１＋２２＋２３−１−２４で合
ｉｔｉ　３６６個であり、従来法による第１図の場合・
の５７６個にくらべて素子数を約３６俤程度削減°する
ことができる。同じく第６図の場合に必ダにとする単位
１！ｌ！回路の数は、−１１９日−１２で合ば１２７６
個とおよび力ｌＳ１回路２３を追加することによって増
加する素子の数は、乗算回路２１０ｒ＃ｉ　Ｈｌｔに換
＞１して１チ程度となる。このため、木兄ψ」によれば
、素子数の大幅なｔ〕１」減が実現できる。’Ｌｄ＝も
上記したように得られる答の精度の低下も最小限にとど
めることができる。

なお、この発明は上記実施例に限定されるものではなく
、たとえばＢｏｏｔｈのアルゴリズムを採用したものや
Ｗａｌｌａｃｅの方式を採用したものについても実施が
可能であることはいうまでもない。

〔発明の効果〕

以上説明したようにこの発明によれば、複数桁の２進数
とおしを乗算する際に得られるべき部分積のうち下位１
桁を除いた残りのすべての部分積を求めて（ｎ＋１）桁
以上の答を求め、仁れとは別に上記数値ｎに応じた（（
ｎ’　）１ロ）　／　２の補正値を求め、この補正値を
上記答の（ｎ−Ｈ）桁より上位桁へ加算するようにした
ので、乗算プレイ内の単位回路の数を削減することがで
き、もって素子数の大幅な削減が実現でき、しかも得ら
れる答の精度の低下を最小限にとどめることができる乗
υ回路が提供できる。

【図面の簡単な説明】

第１図はアレイ方式の従来の乗）表回路を示す４へｙ又
図、第２図は第１図回路で用いられる単位回路の構成図
、＠３図はこの発明の一実施例を示すブロック構成図、
第４図は第１し１に示す従来回路で乗Ｉ９−を行々う場
合の演ｉ９過程を示す図、第５図及び第６図はそれぞれ
この発明の回路で乗算を行なう場合の演η過程を示す図
である。 ２ノ・・・乗算アレイ、２２・・・定数発生回路、２３
・・・加算回路。

Claims (1)

1. 【特許請求の範囲】 複数桁の２進数とおしの各部分積を求めて乗３１：を行
   なう来ｊ目ｈ１路において、得られるべき部分積のうち
   下位１桁を除いた残りのすべての部分積を求めて（ｎ＋
   １）桁以上の答を得る手段と、この手段により得られる
   答に対して （（ｎ　　１　）＋ｚｎ　）　／　２で与えられる実数
   に近い整数値を補正値としてその（ｎ＋１）桁よシ土位
   桁へ加算せしめる手段とを具備したことを特徴とする乗
   算回路。