JPS6225515A - アナログ−デイジタル変換装置 - Google Patents
アナログ−デイジタル変換装置Info
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- JPS6225515A JPS6225515A JP16417185A JP16417185A JPS6225515A JP S6225515 A JPS6225515 A JP S6225515A JP 16417185 A JP16417185 A JP 16417185A JP 16417185 A JP16417185 A JP 16417185A JP S6225515 A JPS6225515 A JP S6225515A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、ＡＤ変換器を数個用いて９分解能を向上さ
せるＡＤ変換装置の改良に関するものである。
せるＡＤ変換装置の改良に関するものである。
（従来技術とその問題点）
ｍビットの分解能を持つ並列比較型ＡＤ変換器を２ｎ個
用いて（ｍ＋ｎ ）ビットのＡＤ変換装置を構成する場
合、第４図に示す様に各ＡＤ変換器１〜４の内部コンパ
レータ用のリファレンス電圧端子（Ｒｅ ｆ （＋）
、 Ｒｅ ｆ （−） ）を互に隣接するもの同志直列
に接続する方法が一般的である。
用いて（ｍ＋ｎ ）ビットのＡＤ変換装置を構成する場
合、第４図に示す様に各ＡＤ変換器１〜４の内部コンパ
レータ用のリファレンス電圧端子（Ｒｅ ｆ （＋）
、 Ｒｅ ｆ （−） ）を互に隣接するもの同志直列
に接続する方法が一般的である。
以下第４図を８ビツトのＡＤ変換器を４個用いて１０ピ
ツ・ト１のＡＤ変換装置を一４個用いて１０ビツトの、
小変換装置を構成した例として説明する。
ツ・ト１のＡＤ変換装置を一４個用いて１０ビツトの、
小変換装置を構成した例として説明する。
１〜４は内部にそれぞれＲｅｆ←）とＲｅｆ（−）間の
電圧を２５６等分した電位と、入力電圧Ｖｉｎを比較す
るコンパレータが２５６個入っている８ピツトＡＤ変換
器である。第４図に示す様に、内部コンノくレータ用の
リファレンス電圧端子（Ｒｅ ｆ （＋） 、Ｒｅ ｆ
（、）産直列に接続し、入力電圧Ｖｉｎを並列に接続し
、この入力電圧ＶｉｎをＢ、Ｃ間の電圧の％ずつを８ピ
ントのＡＤ変換器４個でディジタイズしこの４個の８ピ
ツト出力をエンコーダ回路５で１０ビツトのディジタル
出力に変換していた。
電圧を２５６等分した電位と、入力電圧Ｖｉｎを比較す
るコンパレータが２５６個入っている８ピツトＡＤ変換
器である。第４図に示す様に、内部コンノくレータ用の
リファレンス電圧端子（Ｒｅ ｆ （＋） 、Ｒｅ ｆ
（、）産直列に接続し、入力電圧Ｖｉｎを並列に接続し
、この入力電圧ＶｉｎをＢ、Ｃ間の電圧の％ずつを８ピ
ントのＡＤ変換器４個でディジタイズしこの４個の８ピ
ツト出力をエンコーダ回路５で１０ビツトのディジタル
出力に変換していた。
’ シカＬ、 コノ方式ノ場合（１） Ｖｃｃ 、 Ｖ
ＥＥ ノＡＤ変換器の電源Ｄ−Ｋを４個とも同一にした
場合、リファレンス電圧端−Ｒｈｒ（＋）、ｈｆ（−）
）に接続する電圧Ｂ、ＣをＡＤ変換器１〜４０１個の仕
様内の電圧に設定しなければならない。従ってこの場合
１個のＡＤ変換器について注目するとリファレンス電位
差（Ｒｅ ｆ （＋） 、Ｒｅ ｆ （−）の電位差）
が八になッ”ＣＬまう。もう一つの方法として（２）リ
ファレンス電圧Ｂ、Ｃを仕様電圧いっばいに設定し、Ａ
Ｄ変換器２〜３の電源電圧Ｄ−Ｋを順次それに合わせて
オフセントをかけておく方法がある。
ＥＥ ノＡＤ変換器の電源Ｄ−Ｋを４個とも同一にした
場合、リファレンス電圧端−Ｒｈｒ（＋）、ｈｆ（−）
）に接続する電圧Ｂ、ＣをＡＤ変換器１〜４０１個の仕
様内の電圧に設定しなければならない。従ってこの場合
１個のＡＤ変換器について注目するとリファレンス電位
差（Ｒｅ ｆ （＋） 、Ｒｅ ｆ （−）の電位差）
が八になッ”ＣＬまう。もう一つの方法として（２）リ
ファレンス電圧Ｂ、Ｃを仕様電圧いっばいに設定し、Ａ
Ｄ変換器２〜３の電源電圧Ｄ−Ｋを順次それに合わせて
オフセントをかけておく方法がある。
具体的に例で説明すると、ＡＤ変換器１〜４の仕様がｖ
ＣＣＮＥＥ間電圧５Ｖ、Ｒｅｆ（−）のリファレンス電
圧はｖ８゜＋２ｖ以上、 Ｒｅｆ（＋）のリファレン
ス電圧ＶＥＥ＋３Ｖ以下として考える。（リファレンス
電位差ＩＶで８ビツト比較なので、］、ＬＳＢは約４ｍ
Ｖとなっている。） （１）の方法では、４個のＡＤ変換器の電源電圧ＶＥＥ
をＯＶ、ｖｃｃを＋５ｖ とすると、リファレンス電圧
Ｒｅ ｆ （＋） （Ｂ）を３Ｖ、す７７レンス電圧１
１（ｅｆ（−）（Ｃ）の電圧を２■と設定しなければな
らないので。
ＣＣＮＥＥ間電圧５Ｖ、Ｒｅｆ（−）のリファレンス電
圧はｖ８゜＋２ｖ以上、 Ｒｅｆ（＋）のリファレン
ス電圧ＶＥＥ＋３Ｖ以下として考える。（リファレンス
電位差ＩＶで８ビツト比較なので、］、ＬＳＢは約４ｍ
Ｖとなっている。） （１）の方法では、４個のＡＤ変換器の電源電圧ＶＥＥ
をＯＶ、ｖｃｃを＋５ｖ とすると、リファレンス電圧
Ｒｅ ｆ （＋） （Ｂ）を３Ｖ、す７７レンス電圧１
１（ｅｆ（−）（Ｃ）の電圧を２■と設定しなければな
らないので。
１個のＡＤ変換器に関して見ればリファレンス電位差が
Ｂ−Ｃの％になるので、ＩＬＳＢが約１ｍＶになってし
まい、内部のコンパレータが１判別できる値をはるかに
下まわってしまうので、ビット落ちをおこす可能性があ
る。
Ｂ−Ｃの％になるので、ＩＬＳＢが約１ｍＶになってし
まい、内部のコンパレータが１判別できる値をはるかに
下まわってしまうので、ビット落ちをおこす可能性があ
る。
（２）の方法ではリファレンス電圧Ｒｅｆ（＋）（Ｂ）
に＋６Ｖ。
に＋６Ｖ。
リファレンス電圧Ｆｔｅｆ（−ＸＣ）に＋２ｖかけて０
個々のＡＤ変換器のリファレンス電位差は１■とする変
わりに、１〜４のＡＤ変換器の電源電圧ＶＣＣＩＶＥＥ
ヲ＋ ソｔ１−ぞｈＫ＝ＯＶ、Ｊ＝＋５Ｖ、Ｉ＝＋Ｉ
Ｖ 。
個々のＡＤ変換器のリファレンス電位差は１■とする変
わりに、１〜４のＡＤ変換器の電源電圧ＶＣＣＩＶＥＥ
ヲ＋ ソｔ１−ぞｈＫ＝ＯＶ、Ｊ＝＋５Ｖ、Ｉ＝＋Ｉ
Ｖ 。
Ｈ＝＋６Ｖ、Ｇ＝＋２Ｖ、Ｆ＝＋７Ｖ、Ｅ＝＋３Ｖ、Ｄ
＝＋８Ｖ 、！：し、順次、リファレンス電位差分のオ
フセットを加える方法であるが、この場合の個々のＡＤ
変換器のディジタル出力レベルにもオフセントが加わっ
てしまい、ＡＤ変換器２〜４に関しては、エンコーダ回
路５の前にディジタル出力レベルを合わせる為のレベル
変換回路が必要となるし、ＡＤ変換器への電源電圧も多
種（例では、ＯＶ、＋ＩＶ、＋２Ｖ。
＝＋８Ｖ 、！：し、順次、リファレンス電位差分のオ
フセットを加える方法であるが、この場合の個々のＡＤ
変換器のディジタル出力レベルにもオフセントが加わっ
てしまい、ＡＤ変換器２〜４に関しては、エンコーダ回
路５の前にディジタル出力レベルを合わせる為のレベル
変換回路が必要となるし、ＡＤ変換器への電源電圧も多
種（例では、ＯＶ、＋ＩＶ、＋２Ｖ。
＋３Ｖ、＋５Ｖ、＋６Ｖ、＋７Ｖ、＋８Ｖ が必要）
必要となる。
必要となる。
（目的）
本発明は、これらの問題を解決するために、数個のＡＤ
変換器へ入力する信号Ｖｉｎを変換する回路を設けて９
個々のＡＤ変換器の電源電圧及びリファレンス電圧を統
一させたものである。
変換器へ入力する信号Ｖｉｎを変換する回路を設けて９
個々のＡＤ変換器の電源電圧及びリファレンス電圧を統
一させたものである。
（実施例）
複数個のＡＤ変換器を用いて、より高分解能のＡＤ変換
装置を構成する際に従来の１個々のＡＤ変換器のリファ
レンス電圧端子を直列に接続する方式の問題点を解決す
る為に、入力電圧を個々のＡＤ変換器のレベルに変換す
る回路を設けて、ＡＤ変換器の電源電圧及びリファレン
ス電圧を統一させた。
装置を構成する際に従来の１個々のＡＤ変換器のリファ
レンス電圧端子を直列に接続する方式の問題点を解決す
る為に、入力電圧を個々のＡＤ変換器のレベルに変換す
る回路を設けて、ＡＤ変換器の電源電圧及びリファレン
ス電圧を統一させた。
以下本発明の実施例を第１図、第２図により説明する。
やはり、第１図も従来例と同様に８ピツ）ＡＤ変換器を
４個用いて、１０ビツトのＡＤ変換装置を構成した場合
の具体例として説明する。第１図はＡＤ変換する入力信
号Ａに対し、４個の各ＡＤ変換器１〜４０入力信号端子
Ｖｉｎに対して。
４個用いて、１０ビツトのＡＤ変換装置を構成した場合
の具体例として説明する。第１図はＡＤ変換する入力信
号Ａに対し、４個の各ＡＤ変換器１〜４０入力信号端子
Ｖｉｎに対して。
接続するレベル変換入力回路を示した図である。
入力端子Ａには本１０ピツ）ＡＤ変換装置の入力レベル
（ｏ ”ｖｔ ）が入力されるものとする。電圧。
（ｏ ”ｖｔ ）が入力されるものとする。電圧。
電流変換回路６は入力電圧Ｏ〜ｖ、 （Ｖ）に対して０
〜ＩＩ（Ａ）の電流値に変換する。７〜１０は１％（Ａ
）の定電流源で、Ｒ１〜Ｒ４の抵抗は１３Ａ ｘ Ｒ（
１〜４）＝ Ｒｅ ｆ （＋）−Ｒｅ ｆ （−）の条
件を満たす値とする。Ｄ１〜Ｄ３はＯＮ電圧が（Ｒｅ
ｆ （＋）−Ｒｅ ｆ （−月となるダイオード（ＯＮ
電圧がＡＤのリファレンス電圧差に限りなく近づく様に
シリコンダイオードとゲルマニウムダイオードを数個直
列にしたものと考えてもよい。）で構成される。この１
０ビットＤ変換回路の入力信号レベル第２図のグラフＡ
を０〜Ｖ１とすると、この入力に対し電圧、電流変換回
路６は０〜ＩＩ（Ａ）の電流値に変換する。Ｍの電圧は
入力電圧ＡがＯｖの時に（電圧・電流変換回路６の電流
出力が０（Ａ）の時）Ｒｅｆ（−）の電圧になり、入力
電圧が７％の時に（電圧・電流変換回路６の電流出力が
１％（Ａ）の時）Ｒｅｆ（ト）となる。更に入力電圧Ａ
が増加して７％すなわち、１％（Ａ）以上となると定電
流源７は工％（Ａ）以上流れないため、ダイオードＤ１
がＯＮとなり入力電圧Ａが順から７％へ増加するにつれ
てＮの電圧はＲｅｆ（−）から＆ｆ（＋）へ線形に変化
する。以下Ｎの電圧がＲｅ ｆ （＋）に到達後はＰが
またＰがＲｅ ｆ （＋）に到達後はＱが順次ｖＲ，ｆ
（−）から”Ｒａ ｔ （＋）に変化する。以上の手順
により各端子からの出力形態をまとめると第２図に示す
通り、入力電圧Ａが０〜Ｖ〆では９Ｍの端子電圧がＲｅ
ｆ （−）〜１１（ｅｆ （＋）まで線形に変化し９
次にｖｙ４以上になるとダイオードＤ１がＯＮとなり。
〜ＩＩ（Ａ）の電流値に変換する。７〜１０は１％（Ａ
）の定電流源で、Ｒ１〜Ｒ４の抵抗は１３Ａ ｘ Ｒ（
１〜４）＝ Ｒｅ ｆ （＋）−Ｒｅ ｆ （−）の条
件を満たす値とする。Ｄ１〜Ｄ３はＯＮ電圧が（Ｒｅ
ｆ （＋）−Ｒｅ ｆ （−月となるダイオード（ＯＮ
電圧がＡＤのリファレンス電圧差に限りなく近づく様に
シリコンダイオードとゲルマニウムダイオードを数個直
列にしたものと考えてもよい。）で構成される。この１
０ビットＤ変換回路の入力信号レベル第２図のグラフＡ
を０〜Ｖ１とすると、この入力に対し電圧、電流変換回
路６は０〜ＩＩ（Ａ）の電流値に変換する。Ｍの電圧は
入力電圧ＡがＯｖの時に（電圧・電流変換回路６の電流
出力が０（Ａ）の時）Ｒｅｆ（−）の電圧になり、入力
電圧が７％の時に（電圧・電流変換回路６の電流出力が
１％（Ａ）の時）Ｒｅｆ（ト）となる。更に入力電圧Ａ
が増加して７％すなわち、１％（Ａ）以上となると定電
流源７は工％（Ａ）以上流れないため、ダイオードＤ１
がＯＮとなり入力電圧Ａが順から７％へ増加するにつれ
てＮの電圧はＲｅｆ（−）から＆ｆ（＋）へ線形に変化
する。以下Ｎの電圧がＲｅ ｆ （＋）に到達後はＰが
またＰがＲｅ ｆ （＋）に到達後はＱが順次ｖＲ，ｆ
（−）から”Ｒａ ｔ （＋）に変化する。以上の手順
により各端子からの出力形態をまとめると第２図に示す
通り、入力電圧Ａが０〜Ｖ〆では９Ｍの端子電圧がＲｅ
ｆ （−）〜１１（ｅｆ （＋）まで線形に変化し９
次にｖｙ４以上になるとダイオードＤ１がＯＮとなり。
Ｖ％〜Ｖ％にはＮの端子電圧がＦｔｅｆ（−）〜Ｒｅｆ
（ト）に同様に変化する。この様にＯ−Ｖ、 （ｖ）の
入力電圧に対して順次Ｍ−Ｎ−Ｐ−Ｑ端子の電圧が線形
にＲｅｆ←）〜Ｒｅｆ （＋）に変化することになる。
（ト）に同様に変化する。この様にＯ−Ｖ、 （ｖ）の
入力電圧に対して順次Ｍ−Ｎ−Ｐ−Ｑ端子の電圧が線形
にＲｅｆ←）〜Ｒｅｆ （＋）に変化することになる。
したがって、第１図のようにＡＤＤ換器１０入力端子Ｖ
ｉｎにはＭ、 ２のＶｉｎにはＮ、３のＶｉｎにはＰ、
４のＶｉｎにはＱを接続し、４個のＡＤＤ換器１〜４の
電源電圧とリファレンス電圧（例えばＶＣＣ二＋５Ｖ。
ｉｎにはＭ、 ２のＶｉｎにはＮ、３のＶｉｎにはＰ、
４のＶｉｎにはＱを接続し、４個のＡＤＤ換器１〜４の
電源電圧とリファレンス電圧（例えばＶＣＣ二＋５Ｖ。
ｖＦ、Ｅ＝ Ｏｙ 、 Ｒｅｆ （＋）＝ ＋ ３ｖ
、 Ｒｅｆ （） ＝ ＋ ２ｖ ）を統一して１０ピ
ツトのＡＤ変換装置を実現することができる。第３図に
別の実施例を示す。これは第１図ΩダイオードＤ１〜Ｄ
３０代わりに、電界効果トランジスタＦＥＴ（Ｆｌ、Ｆ
２・・・・・・）をアナログスイッチとして用いて実施
した例である。また、定電流源７〜１０の具体例を示し
ている。コンパレータＣＭＰ１はＭの出力電圧がＲｅ
ｆ （＋）と同電位になったときに出力電圧を発生し、
ＦＥＴ ＦｌをＯＮ（導通）にする。以下の動作は第１
図の実施例と同様である。この実施においても第１図と
同様な出力が得られ、同様の効果を有する。
、 Ｒｅｆ （） ＝ ＋ ２ｖ ）を統一して１０ピ
ツトのＡＤ変換装置を実現することができる。第３図に
別の実施例を示す。これは第１図ΩダイオードＤ１〜Ｄ
３０代わりに、電界効果トランジスタＦＥＴ（Ｆｌ、Ｆ
２・・・・・・）をアナログスイッチとして用いて実施
した例である。また、定電流源７〜１０の具体例を示し
ている。コンパレータＣＭＰ１はＭの出力電圧がＲｅ
ｆ （＋）と同電位になったときに出力電圧を発生し、
ＦＥＴ ＦｌをＯＮ（導通）にする。以下の動作は第１
図の実施例と同様である。この実施においても第１図と
同様な出力が得られ、同様の効果を有する。
（効果）
本発明により、複数のＡＤ変換器でより高分解能のＡＤ
変換装置を構成する際に従来問題であったＩＬＳＢ当り
の比較電位差の低下又は多電源、ディジタル出力レベル
変換回路の必要性を解消することが可能となる。
変換装置を構成する際に従来問題であったＩＬＳＢ当り
の比較電位差の低下又は多電源、ディジタル出力レベル
変換回路の必要性を解消することが可能となる。
第１図は本発明の実施例を示すプロ・ツク図、第２図は
電圧・電流変換回路、Ａ／Ｄ変換器の入出力関係を示す
図、第３図は本発明の他の実施例を示すブロック図、第
４図は従来例のブロック図。 １〜４：ＡＤ変換器、５：エンコーダ回路、６：電圧、
電流変換回路、Ａ、Ｌ：被測定（ＡＤ変換）入力信号、
Ｂ ： Ｒｅｆ（＋）、 （リファレンス電圧端子上
限） 、 Ｃ： Ｒｅｆ（−） （リファレンス電圧
端子下限）、Ｄ−に：ＡＤＤ換器１〜４の電源端子。 Ｗ：１０ピットディジタル出力、Ｍ、Ｎ、Ｐ、Ｑ：ＡＤ
変変換態別入力信号端子 Ｒ１−Ｒ４：抵抗、Ｄ１〜
Ｄ３：ダイオード、７〜１０：定電流源回路。 第２図 第３図 第４図
電圧・電流変換回路、Ａ／Ｄ変換器の入出力関係を示す
図、第３図は本発明の他の実施例を示すブロック図、第
４図は従来例のブロック図。 １〜４：ＡＤ変換器、５：エンコーダ回路、６：電圧、
電流変換回路、Ａ、Ｌ：被測定（ＡＤ変換）入力信号、
Ｂ ： Ｒｅｆ（＋）、 （リファレンス電圧端子上
限） 、 Ｃ： Ｒｅｆ（−） （リファレンス電圧
端子下限）、Ｄ−に：ＡＤＤ換器１〜４の電源端子。 Ｗ：１０ピットディジタル出力、Ｍ、Ｎ、Ｐ、Ｑ：ＡＤ
変変換態別入力信号端子 Ｒ１−Ｒ４：抵抗、Ｄ１〜
Ｄ３：ダイオード、７〜１０：定電流源回路。 第２図 第３図 第４図
Claims (1)
- 並列比較型アナログ−ディジタル（以下ＡＤと称する）
変換器を複数個組み合せて構成したＡＤ変換装置に於て
、被変換アナログ入力電圧信号を電流変換する電圧電流
変換回路と、ＡＤ変換器のリファレンス電圧となる電圧
源に接続されその電圧降下を各ＡＤ変換器の入力とする
複数の抵抗と、前記被変換アナログ入力信号の最大値を
ＡＤ変換装置を構成する前記ＡＤ変換器の個数で除した
値を定電流値とし前記各抵抗と直列に接続された複数の
定電流源と、該定電流源と前記抵抗より成る入力回路を
各ＡＤ変換器に対応して複数段縦続接続し、被変換入力
信号が前記定電流源の定電流値を越える入力値があると
次段の入力回路へ該被変換入力信号を送出する手段を前
記各入力回路毎に設け、前記各ＡＤ変換器の出力を合成
して成ることを特徴とするＡＤ変換装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16417185A JPS6225515A (ja) | 1985-07-26 | 1985-07-26 | アナログ−デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16417185A JPS6225515A (ja) | 1985-07-26 | 1985-07-26 | アナログ−デイジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225515A true JPS6225515A (ja) | 1987-02-03 |
| JPH0550894B2 JPH0550894B2 (ja) | 1993-07-30 |
Family
ID=15788074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16417185A Granted JPS6225515A (ja) | 1985-07-26 | 1985-07-26 | アナログ−デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500263A (ja) * | 2000-03-20 | 2004-01-08 | テクストロン オートモーティブ カンパニー インク． | ダブルキャストスラッシュ成形方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533400A (en) * | 1978-08-29 | 1980-03-08 | Philips Nv | Ad converter |
-
1985
- 1985-07-26 JP JP16417185A patent/JPS6225515A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533400A (en) * | 1978-08-29 | 1980-03-08 | Philips Nv | Ad converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500263A (ja) * | 2000-03-20 | 2004-01-08 | テクストロン オートモーティブ カンパニー インク． | ダブルキャストスラッシュ成形方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550894B2 (ja) | 1993-07-30 |
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