JPS6177430A - アナログ・デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は正と負の両極性のアナログ入力電圧をデジタ
ル値に変換する単一電源のアナログ・デジタル変換器に
関する。

（従来の技術） 従来、このような分野で容量要素による電荷再分配を用
いてアナログ量をデジタル量に変換する機能金もった回
路は特開昭５７−４１０３２号公報に開示されている。

このアナログ・デジタル変換器は容量アレイに入力電圧
に見合った電荷を蓄え、複数の容量要素の比を利用して
、電荷の再分配を行い、容量アレイのある部分の電位の
変動を比較器で基準電圧と比較することで、アナログ量
をデジタル量に変換するよう罠動作する０（発明が解決
しようとする問題点） しかしながら、この回路では、す／グル時の基準電位が
変換時の基準電位と等しいため、単一電源でこの回路を
実現すると、第７図に示すように単一極性のアナログ量
の変換しかできないという欠点があった。そして、近年
はたとえば音声信号のととき零電位を中心に正負両極性
の信号をマイコンで処理する場合など、この単一極性の
アナログ入力電圧のみしか処理できないことは著しく不
便でらった。

一方、正、負両極性の電源を用いることによシ、両極性
のアナログ信号ｋＡ／Ｄ　　（アナログ／デジタル）変
換することは一般に行われている。

しかし、この方法では、正電源、負電源の２電ｍ、ｔ−
ｉするので、マイクロコンピュータなどのデジタル回路
は一般に１を源であるので、適合性が悪かった。

この発明は、前記従来の技術が持っていた問題のうち、
単一極性のアナログ量の変換しかできない欠点と適合性
が悪い点を解決したアナログ・デジタル変換器を提供す
るものである。

（問題点ｔ−鱗決するための手段） この発明は、単位容量の１倍、２倍、４倍、・・・２倍
の重みを有する複数個の容量からなりかつ単位容量の一
端と複数個の各容量の一端を共通に接続する容量アレイ
回路と、所定のサンプリング時間でアナログ入力信号ま
たはグランド電圧を選択的に出力する第１のスイッチ手
段と、グランド電圧と等しいかまたはそれ以上の第１の
基準電圧と容量アレイ回路の各一端とを選択的に結合す
る第２のスイッチ手段と、単位容量の他端を第１のスイ
ッチ手段の出力または第２の基準電圧と選択的に結合す
る第３のスイッチ手段と、容量アレイ回路の複数個の容
量の各他端に個別に結合されかつ各容量の各他端を第１
のスイッチ手段の出力または第３の基準電圧に選択的に
結合する複数個９スイッチ手段からなる選択スイッチア
レイと、容量アレイ回路の各容量の一端の電位と第１の
基準電圧よシ高い第４の基準電圧とを入力して正、負両
極性のアナログ入力を比較する比較器と、この比較器の
出力信号によシ選択スイッチアレイのスイッチ手段と第
３のスイッチ手段のそれぞれを選択的に切り換える信号
を出力する逐次比較レジスタと、この逐次比較レジスタ
の出力信号を一時的に記憶してアナログ入力信号に相当
するデジタル出力信号全出力するラッチ回路と、第１、
第２のスイッチ手段と逐次比較レジスタおよびラッチ回
路を総括的にｆｌｉ制御するタイミング信号を発生する
回路と金設けたものである。

（作用） この発明によれば、以上のように、アナログ・デジタル
変換器を構成したので、第１のスイッチ手段で所定のサ
ンプリング時間でアナログ入力信号またはグランド電圧
を選択的に出力し、この第１のスイッチ手段で選択され
た信号とグランド電圧と等しいかまたはそれ以上でかつ
第４の基準電圧より低い第１の基準電圧と容量アレイ回
路の各一端とを第２のスイッチ手段で選択的に結合する
とともに第３のスイッチ手段で単位容量の他端と第１の
スイッチ手段の出力と第２の基準電圧とを切シ換えて比
較器の一方に入力し、この比較器の他方に容量アレイ回
路の各容量の一端の電位を加えて正負両極性のアナログ
入力を比較し、その比較結果を逐次比較レジスタに加え
て逐次比較レジスタにより選択スイッチアレイのスイッ
チ手段を選択的に切シ換えるとともにラッチ回路に加え
、このラッチ回路で逐次比較レジスタの出力を一時的に
記憶してアナログ信号に相当する正、負両極性のデジタ
ル出力信号を取シ出すように作用し、したがって、前記
問題点を除去できるものである。

（実施例） 以下、この発明のアナログ書デジタル変換器の実施例九
ついて図面に基づき説明する。第１図はこの発明の第１
の実施例を示す回路図であって、８ビツトのアナログ・
デジタル変換器（以下Ａ／Ｄと略す）を示している。こ
の第１図において、１゜、　２はそれぞれ単位容量値Ｃ
ｘ　’ｆｃもつコンデンサであり、３〜８はそれぞれ単
位容量の２倍、４倍、８倍、１６倍、３２倍、６４倍の
容量値をもつコンデンサで、客員アレイ回路を構成して
いる。

また、９〜１６はそれぞれスイッチであり、選択スイッ
チアレイ全構成し、スイッチ９〜１６は可動端子と二つ
の固定端子を有しており、各スイッチ９〜１（ｉの記１
固定端子はラインＬ１に接続され、スイッチ−１０〜１
６の第２固定端子は基準電圧入力端子（ＶＲＦ、Ｆ）　
１７に接続されている。この−基準電圧入力端子１７に
は基準電圧ＶＲｇｒ　が印加されるようになっている。

スイッチ９の第２固定端子は分圧器１８によりでいる。

スイッチ９〜１６の各可動端子は上記コンデンサ１〜８
を介してラインＬ２に接続されており、このラインＬ２
は比較器１９の反転入力端子に接続されている。

また、ラインＬ２はさらにスイッチ２０の可動端子に接
続されている。以上の構成は従来技術と変わらない（特
開昭５７−４１０３２）。スイッチ２０は可動端子の他
に二つの固定端子を有し、第１固定端子は非接続であり
、この発明の構成上の第１の特徴とするところは、第２
固定端子は比較器１９の出力端子に接続されている点に
おる。

一方、スイッチ２１は可動端子と二つの固定端子金有し
、可動端子はラインＬ１に接続され、第１固定端子には
アナログ入力端子２２が接続されている。このアナログ
入力端子２２ＶｃＨアナログ入力信号ｖｒＮが入力され
る。スイッチ２１の第２固定端子は接地されている。

また、上記比較器１９の出力端子は逐次比較レジスタ２
３に接続されており、この逐次比較レジスタ２３からは
スイッチ制御信号２４が出力されるようになっている。

スイッチ制御信号２４は上記スイッチ９〜１６の切換え
制御を行うためのものであり、さらにこの信号はラッチ
回路２５にも入力されている。ランチ回路２５からはＡ
／Ｄ　の出力信号２６が取り出されるよう罠なっている
。

スイッチ２１、逐次比較レジスタ２３、ラッチ回路２５
の構成は特開昭５７−４１０３２に示されでいる回路と
ｔ’ｚ　／Ｙ一致する。この発明の構成上の第２の特徴
は比較器１９の非反転入力端子（＋）処スイッチ２７を
接続し、このスイッチ２７、スイッチ２０の制町１順序
全工夫することで、正、負の両極性のアナログ入力をデ
ジタルに変換する単一電源のモノリシックＩＣＴｈ実現
できる。

スイッチ２７は可動端子と少なくとも二つの比較時の基
準電圧全選択するための固定端子を有しており、この例
では固定端子は二つである。このスイッチ２７の可動端
子は比較器１９の非反転入圧が印加され、第２固定端子
は接地されている。

次に、以上のように構成されたこの実施例のアナログ自
デジタル変換器の制御順序、内部動作について説明する
。いま、各スイッチの状Ｂは第１図に図示のようになっ
ているとする。この状態はサンプル状態であり、アナロ
グ入力端子２２から入力される電位が各コンデンサ１〜
８の下端に現われる。

このとき、各コンデンサ１〜８の上端（ラインＬｘ）は
比較器１９のボルテージフォロア回路によシＧＮＤＫな
っているから、コンデンサ１〜８の上端・下端の電位差
は−ＶＩＮでるシ、コンデンサ１〜８に蓄えられる電荷
の総量は−ＶＩＮ　Ｉ　１２８Ｃｘで表わせる。この状
態でスイッチ２０を切シ換えてラインＬ２全電荷の供給
源から切υ放す。この状ａがホールド状態であジ、これ
以降スイッチ２０を再び比較器１９の出力例につなぐま
で総電荷量に変動はない。

次に、スイッチ２１　ｔ−ＧＮＤ側に切り換え、スイッ
チ２７を一’ＶＲＥＦ　　側に切シ換える。すると、ラ
インＬｌの電位はＧＮＤ、　　ライフ　Ｌ　ｚの電位は
−ｖｒ　Ｎ　ｓ比較器１９の非反転入力端子電圧は−Ｖ
ＲＥｒ　　となる。

第２図は従来例とこの実施例の入力電圧と変換開始直前
のラインＬ２の電位の関係を対比して示すものであシ、
第２図（ａ）が従来の場合で、第２図（ｂｌがこの発明
の場合である。これをみると従来例の入力範囲がＧ　Ｎ
　Ｄ　＝　ＶＲＥＦ　　のときの変換開始前のラインＬ
２の電位とこの実施例の入力範囲が−１ＶＲＥＦ〜＋−
ＶＲＥＦのときの変換開始前のラインＬ２の電位が等し
くなっていることがわかる。

したがって、この状態で変換時の基準電位を従来と同電
位にすれば、入力電圧範囲が異るにもかかわらず、内部
状ａｔ従来例と同一にすることができる。内部状態が同
一であるから、これ以降の変換動作は従来と同一でよい
わけである。比較器１９けこの状態から逐次比較を始め
る。

ＭＳＢ（最上位ピット）ヲ求めるには、スイッチ１６の
可動端子ｋＶｎｚｖ側に切り換える・このとき、等価回
路は基準電圧入力端子１７とＧＮＤの間に容量値６４　
Ｃｘのコンデンサが２個直列につながった形となる。し
たかつて、基準電圧ＶＲＥＦとなる。この電位を比較器
１９の非反転入力端子ＶＲＥＦ　以上となシ比較器１９
の出力は「０」となる。このとき、比較器１９の出力が
ｒｌＪであればスイッチ１６はそのままで、比較器１９
の出力が「０」であれば、スイッチ１６の可動端子は元
に戻り、コンデンサ８の下端はＧＮＤとなる。この際ラ
インＬ２の電位はそれぞれ−ＶｘＮ＋　−Ｖｎｚｒ、−
ＶＩＮとなる。

次に、スイッチ１５の可動端子ｔ”ＶＲＥＰ　側に切９
換える。このとき、前サイクルの結果、すなわちＭＳＢ
の比較結果が「０」であれば等価回路は基準電圧ＶＲｇ
ｙ　　とＧＮＤの間に３２Ｃｘと９６Ｃｘが直列につな
がり、ＭＳＢが「１」のとき９６Ｃｘと３２Ｃｘが直列
につながることになる。

このとき、いずれも２インＬ−の電位はスイッチする比
較器１９の出力には、２ビツト目の状態が現れる。以下
同様にして、順次スイッチ１４．１３．１２．１１．１
０ｔｌ−順に制御していき、７ピツト目までの状態を求
める。

また、・ＬＳＢＯ状・態を求めるためには、ライフだけ
上昇させた電位にする。この結果、比較器１９の出力に
はＬＳＨの状態が現われる。ここまでで、１サンプルの
アナログ・デジタル変換が終了したことになる。

また、第１図に示されている回路内のスイッチ２７を常
に−ＶＲＫＦ　側またはＧＮＤ側にたおしておくことで
、従来通りの単一極性の８ビツトＡ／Ｄ変換を実現する
ことができる。そこで、実例をあげて従来回路との動作
比較を行って表にしたものが次の第１表（基準電圧ＶＲ
ＥＦ　は５ｖと仮定したである。

これをタイミングチャートの形にしたものが第３図（ａ
ｌ〜第３図（財）であり、第３図Φ）〜第３図（ｈ＋に
おける波形の立ち下がり部分のエツジは比較結果により
、いずれか−万に固定している。また、第３図（ｊ）、
第３図□□□における黒色の三角印　ｊ町はアｆログ入
力電圧を示し、ＶＲＥＦ　　は５Ｖを仮定している。

の間で数点とり、この回路でＡ／Ｄ変換させた結果が次
の第２表（ＶＲＥＦ　　は５ｖに仮定）であり、この回
路の伝達特性を第４図に示す。

〈　第　２　表〉 この第４図をみると、この発明の回路でＡ／Ｄ変換した
場合、出力コードはオフセット・バイナリコードの形式
となっていることがわかる。

第５図はこの発明の第２の実施例を示す回路図であって
、８ビツトのＡ／Ｄ　変換を行う場合を示している。こ
の第５図においては重複を避けるために第１図と同一部
分には同一符号を付してその説明を省略し、第１図とは
異なる部分を重点的に述べることにする。

第５図において、コンデンサ１〜８、スイッチ９〜１６
．２０．２１，２７、比較器１９、分圧器１８、アナロ
グ入力端子２２、基準電圧入力端子１７、逐次比較レジ
スタ２３、ラッチ回路２５、デジタル出力信号２６、ス
イッチ制御信号２４０部分は第１図における第１の実施
例と同様である。

第５図において、ブロックの３０は入力−アナログ信号
のオーバレンジ判定回路であり、その出力はオーバレン
ジ出力端子３１である。このオーバレンジ判定回路３０
のデータ入力は比較器１９の出力に接続される。

また、ブロックの２８は９本の入力、８本の出力を有す
る回路ブロックであり、８本の入力はスイッチ制御信号
２４が入力され、残シの１人力は出力コード選択信号入
力端子２９に接続されている。８本の出力はラッチ回路
２５に入力される。

回路ブロック２８は出力コードを選択するためのブロッ
クで、この例では出力コード選択信号入力端子２９に入
力される出力コード選択信号０／Ｍの状態によりオフセ
ット−バイナリコードとサイン・マグニチュードコード
の２種類が選択できる（　０／Ｍ　が「１」でオフセッ
ト・バイナリコード、「０」でサイン・マグニチュード
コードが選択される）。

次に、この第２の実施例の動作について説明する。サン
プル動作は第１の実施例同様、スイッチ２１．２０．２
７全第５図のように設定してアナログ入力端子２２から
被変換アナログ信号を入力する。その後、スイッチ２０
ｔ−切シ換え、さらに、スイッチ２１をＧＮＤ側へ切り
換える０ここまでは第１の実施例と同じ動作である。

ここでは、スイッチ２７はまだＧＮＤ側になったままで
あシ、ラインＬ２は−ＶＩＮである。この状態でスイッ
チ１６をＶＲＥＦ　　側へ切シ換えると、うの比較器１
９の出力をオーバレンジ判定回路３０にラッチする。

もし、出力が「１」ならば、入力されたＶＸＮはとＧＮ
Ｄの比較であるからである、 比較ａ出力「ＯＪ　　−ＶｎＥｒ−ＶＩＮ＞ＧＮＤ、、
”Ｖｎｚｖ＞ＶｘＮもし、比較器１９の出力がｒＱＪで
あれば、これ以降は第１の実施例同様、スイッチ２７　
ｔ−’ＶＲＥＦ側へ切シ換えてＡ／Ｄ　変換を行う。そ
の結果、０／Ｍが「１」ならば出力信号２６はオフセッ
ト−バイナリコードの型式で、０７Ｍが「０」ならばサ
イン・マグニチュードコードの型式で出力される。

もし、比較器１９の出力が「１」であれば、入、　　　
ｌ カアナログ信号は変換可能レンジ（ΣＶＲＥＦ　〜−−
！−ＶＲＦ、Ｆ）以上であったことになり、このままで
はＡ／Ｄ変換できない。そこで、スイッチ２７′ｆｔＧ
ＮＤにしたままＡ／Ｄ変換を続行する。これは従来技術
であるから、入力アナログ信号のレンジはＧ　Ｎ　Ｄ　
−ＶＲＥＦ　　である。したがって、出力信号２６には
（１０００００００ｈ〜（１１１１１１１１）ａまでの
結果が現れる。

しかし、この出力はアナログ入力信号がＧＮＤ〜−！−
ＶＲＥＦ　　までの場合のオフセット・バイナリコ−ド
、す・ｒン・マグニチュードコードと同一であるために
、オーバレンジ判定回路３０の出力端子３１が必要とな
る。

第１の実施例では、Ａ／Ｄ　変換範囲か一ΣＶＲＥＦ〜
’ＶＲＥＦ　　であったが、第２の実施例のように、人
力値により比較基準電圧を変化させることで、−ＬＶｕ
ｔｙ　−ＶＲＥＦ　　ＯＡ／Ｄ　変換範囲ｔｆ則出出力 コードながら得ることができる。

この回路を用いて、Ａ／Ｄ変換させた結果を次の第３表
（ＶＲＥＦ　　は５ｖに仮定）と第６図に示す（サイン
番マグニチュードコード出力の例）。

また、第１の実施例、第２の実施例とも、サンプル時の
基準電圧は比較器１９のボルテージ７オロア出力を利用
しているが、スイッチ２０の第２固定端子を比較器１９
の出力ではなく直接ＧＮＤに接続しても同様の動作を行
う。

（発明の効果） 以上詳細に説明したようにこの発明によれば、サンプル
中の基準電位と、変換中の基準電位とを異なった値をと
るようにしたので、正、負の両極性の入力’ｔＡ／Ｄ　
変換できるという利点があるとともに、回路的にはコン
デンサに蓄えられた電位差を基準電位の選択だけで比較
していくため、ＭＯＳ　　ＩＣで構成すると単一電源の
モノリシックＩＣで両極性入力可能なＡ／Ｄ　変換器を
実現できる。

また、スイッチ素子の組み合わせで単一極性、両極性入
力を選択でき、用途に合わせたアナログ入力範囲に変化
するＡ／Ｄ変換器の他、アナログ入力値によシ自から基
準電位全選択し、フルスケール幅を通常の１．５倍にと
れるＡ／Ｄ変換器の実現も可能である。したがって音声
分析、音声認識などの交流波形のＡ／Ｄ　変換に適して
おり、幅広い応用分野が考えられる。

【図面の簡単な説明】

第１図はこの発明のアナログ・デジタル変換器の一実施
例の回路図、第２図（ａ）は従来のアナログ・デジタル
変換器におけるアナログ入力電圧と変換開始直前の内部
ノード電圧との関連を示す図、第２図（ｂ）はこの発明
のアナログ・デジタル変換器におけるアナログ入力電圧
と変換開始直前の内部のノード（Ｌｘ）ＩＴ、圧との関
連を示す図、第３図は同上アナログ・デジタル変換器の
実行例の内部電位の推移を示す図、第４図は同上アナロ
グ・デジタル変換器の伝達特性図、第５図はこの発明の
アナログ・デジタル変換器の第２の実施例の回路図、第
６図は第５図のアナログ・デジタル変換器の伝達特性図
、第７図は従来の単一電源アナログ・ディジタル変換器
の伝達特性図である。 １〜８・・・コンデンサ、９〜１６，２０，２１゜２７
・・・スイッチ、１８・・・分圧器、１９・・・比較器
、２３・・・逐次比較レジスタ、２５・・・ラッチ回路
。

Claims (3)

【特許請求の範囲】
1. （１）単位容量を有し、この単位容量の１倍、２倍、４
   倍、……２＾ｎ＾−＾１倍の重みを有する複数個の容量
   からなりかつ前記単位容量の一端と前記複数個の各容量
   の一端を共通に接続する容量アレイ回路と、所定のサン
   プリング時間でアナログ入力信号またはグランド電圧を
   選択的に出力する第１のスイッチ手段と、グランド電圧
   と等しいかまたはそれより大きい電圧の第１基準電圧と
   上記容量アレイ回路の上記各一端とを選択的に結合する
   第２のスイッチ手段と、上記単位容量の他端を上記第１
   のスイッチ手段の出力または第２の基準電圧と選択的に
   結合する第３のスイッチ手段と、上記容量アレイ回路の
   複数個の容量の各他端に個別に結合されかつ上記各容量
   の各他端を上記第１のスイッチ手段の出力または第３の
   基準電位に選択的に結合する複数個のスイッチ手段から
   なる選択スイッチ・アレイと、上記容量アレイ回路の各
   容量の一端の電位と上記第１の基準電圧より高い第４の
   基準電圧を入力して正負両極性のアナログ入力を比較す
   る比較器と、この比較器の出力信号により上記選択スイ
   ッチ・アレイのスイッチ手段と第３のスイッチ手段のそ
   れぞれを選択的に切り換える信号を出力する逐次比較レ
   ジスタと、この逐次比較レジスタの出力信号を一時記憶
   して上記アナログ入力信号に相当する正・負の両極性の
   デジタル出力信号を出力するラッチ回路と、上記第１、
   第２のスイッチ手段と上記逐次比較レジスタおよび上記
   ラッチ回路を統括的に制御するタイミング信号を発生す
   る回路とを具備するアナログ・デジタル変換器。
2. （２）第２の基準電圧および第４の基準電圧を第３の基
   準電圧の１／２とし第１の基準電圧をグランド電位と等
   しくして±１／２×（第４の基準電位）のアナログ入力
   電圧範囲を得られることを特徴とする特許請求の範囲第
   １項記載のアナログ・デジタル変換器。
3. （３）容量アレイ回路の共通に接続された一端を第１の
   基準電圧または他の基準電圧に選択的に結合する第４の
   スイッチ手段を持ち、入力されるアナログ信号のレベル
   または極性を判断し、その第４のスイッチ手段を制御す
   る回路を持つことを特徴とする特許請求の範囲第１項記
   載のアナログ・デジタル変換器。