JPS6353739B2 - - Google Patents
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- JPS6353739B2 JPS6353739B2 JP58104931A JP10493183A JPS6353739B2 JP S6353739 B2 JPS6353739 B2 JP S6353739B2 JP 58104931 A JP58104931 A JP 58104931A JP 10493183 A JP10493183 A JP 10493183A JP S6353739 B2 JPS6353739 B2 JP S6353739B2
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- 238000006243 chemical reaction Methods 0.000 claims description 41
- 229920006395 saturated elastomer Polymers 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 15
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ電圧信号をコンピユータの入
力信号等のための上位桁デイジタル信号と下位桁
デイジタル信号に高速変換するためのA―D変換
器に関する。
力信号等のための上位桁デイジタル信号と下位桁
デイジタル信号に高速変換するためのA―D変換
器に関する。
従来、此種のA―D変換器は、第1図に示す如
く、上位桁デイジタル付号化回路2とD―A変換
回路4と引算回路6と下位桁デイジタル付号化回
路8とが直列状に接続され、上位桁デイジタル付
号化回路2の入力端と引算回路6の入力端との間
には標本化保持回路10が接続配置されている。
上記構成において、例えば、第5図に示すアナロ
グ電圧信号12が上位桁デイジタル付号化回路2
の入力端に入力されると、該アナログ信号12は
回路2によつてA―D変換されて、該回路2の出
力端b1,b2,b3,b4に4ビツトの付号化
デイジタル信号として出力される。このデイジタ
ル信号は上位桁デイジタル信号を構成する。次
に、このデイジタル信号はD―A変換回路4に入
力され、ここで第6図aに示す階段状のアナログ
信号14即ち量子化された上位桁のD―A変換出
力に変換される。
く、上位桁デイジタル付号化回路2とD―A変換
回路4と引算回路6と下位桁デイジタル付号化回
路8とが直列状に接続され、上位桁デイジタル付
号化回路2の入力端と引算回路6の入力端との間
には標本化保持回路10が接続配置されている。
上記構成において、例えば、第5図に示すアナロ
グ電圧信号12が上位桁デイジタル付号化回路2
の入力端に入力されると、該アナログ信号12は
回路2によつてA―D変換されて、該回路2の出
力端b1,b2,b3,b4に4ビツトの付号化
デイジタル信号として出力される。このデイジタ
ル信号は上位桁デイジタル信号を構成する。次
に、このデイジタル信号はD―A変換回路4に入
力され、ここで第6図aに示す階段状のアナログ
信号14即ち量子化された上位桁のD―A変換出
力に変換される。
次に、引算回路6は入力アナログ電圧信号12
の標本化信号と、階段状アナログ信号14との引
算を行い、第6図bに示す如く、自然2進用の余
り出力信号16を出力する。この出力信号16
は、下位桁デイジタル付号化回路8の入力端に入
力され、自然2進用余り出力信号16は、4ビツ
トの下位桁デイジタル付号化信号にA―D変換さ
れる。このようにして入力アナログ電圧信号12
は上位桁デイジタル付号化信号と下位桁デイジタ
ル付号化信号とに変換される。
の標本化信号と、階段状アナログ信号14との引
算を行い、第6図bに示す如く、自然2進用の余
り出力信号16を出力する。この出力信号16
は、下位桁デイジタル付号化回路8の入力端に入
力され、自然2進用余り出力信号16は、4ビツ
トの下位桁デイジタル付号化信号にA―D変換さ
れる。このようにして入力アナログ電圧信号12
は上位桁デイジタル付号化信号と下位桁デイジタ
ル付号化信号とに変換される。
上記の説明から明らかな如く、従来は、下位桁
デイジタル付号化信号は、上位桁デイジタル付号
化信号を造出した後、この上位桁デイジタル付号
化信号をD―A変換し、このアナログ変換出力を
入力アナログ電圧に対して引算操作をして余り出
力を取り出し、この余り出力を下位桁デイジタル
付号化信号に変換している。従つて、この方式に
よると全回路の素子数は少なくて経済的という目
的は達成されるけれども下位桁デイジタル付号化
信号を得るまでに時間がかかつてしまう欠陥が存
した。
デイジタル付号化信号は、上位桁デイジタル付号
化信号を造出した後、この上位桁デイジタル付号
化信号をD―A変換し、このアナログ変換出力を
入力アナログ電圧に対して引算操作をして余り出
力を取り出し、この余り出力を下位桁デイジタル
付号化信号に変換している。従つて、この方式に
よると全回路の素子数は少なくて経済的という目
的は達成されるけれども下位桁デイジタル付号化
信号を得るまでに時間がかかつてしまう欠陥が存
した。
本発明は上記欠陥を除去した高速型A―D変換
器を提供することを目的とするものである。
器を提供することを目的とするものである。
以下に本発明の構成を添付図面に示す実施例に
基いて詳細に説明する。
基いて詳細に説明する。
第2図において、2は公知の上位桁デイジタル
付号化A―D変換回路であり、その分解能に対応
した多数のコンパレータ20を備えている。前記
コンパレータ20のそれぞれには、分解抵抗を介
して基準電圧から基準電圧が供給されている。2
2は入力アナログ電圧信号に基いて、交番2進用
の余り出力を造出する余り出力変換回路であり、
これの入力端21と前記A―D変換回路2の入力
端23は、入力アナログ電圧信号Vinの入力ライ
ン24に接続している。前記余り出力変換回路2
2は、互いに並列に配置された差動型スイツチ回
路から成る差動型スイツチ回路群26を多数備え
ている。前記各スイツチ回路は入力電圧に比例し
た電流が流れ、且つ制限付定電流回路28によつ
て上限電流が制御されている。前記各スイツチ回
路の電流が流れ始める入力電圧のレベルは前記A
―D変換回路2の対応するコンパレータ20の各
比較基準電圧に対応している。前記余り出力変換
回路22の出力端30は公知の下位桁デイジタル
付号化A―D変換回路8の入力端に接続してい
る。余り出力変換回路2の入力端31は、抵抗3
3を介して出力端30に直列に接続され、入力端
31は、差動型スイツチ回路群26の一対のトラ
ンジスタT1,T2のうちの一方のトランジスタT2
のベースに接続している。前記出力端30は、差
動型スイツチ回路26のトランジスタT2のコレ
クタに接続している。各差動型スイツチ回路の他
方のトランジスタT2のベースには基準電源に接
続するラインLから分割抵抗Rnを介して基準電
圧が供給されている。
付号化A―D変換回路であり、その分解能に対応
した多数のコンパレータ20を備えている。前記
コンパレータ20のそれぞれには、分解抵抗を介
して基準電圧から基準電圧が供給されている。2
2は入力アナログ電圧信号に基いて、交番2進用
の余り出力を造出する余り出力変換回路であり、
これの入力端21と前記A―D変換回路2の入力
端23は、入力アナログ電圧信号Vinの入力ライ
ン24に接続している。前記余り出力変換回路2
2は、互いに並列に配置された差動型スイツチ回
路から成る差動型スイツチ回路群26を多数備え
ている。前記各スイツチ回路は入力電圧に比例し
た電流が流れ、且つ制限付定電流回路28によつ
て上限電流が制御されている。前記各スイツチ回
路の電流が流れ始める入力電圧のレベルは前記A
―D変換回路2の対応するコンパレータ20の各
比較基準電圧に対応している。前記余り出力変換
回路22の出力端30は公知の下位桁デイジタル
付号化A―D変換回路8の入力端に接続してい
る。余り出力変換回路2の入力端31は、抵抗3
3を介して出力端30に直列に接続され、入力端
31は、差動型スイツチ回路群26の一対のトラ
ンジスタT1,T2のうちの一方のトランジスタT2
のベースに接続している。前記出力端30は、差
動型スイツチ回路26のトランジスタT2のコレ
クタに接続している。各差動型スイツチ回路の他
方のトランジスタT2のベースには基準電源に接
続するラインLから分割抵抗Rnを介して基準電
圧が供給されている。
次に本実施例の作用について説明する。
入力アナログ電圧信号12は、上位桁デイジタ
ル付号化A―D変換回路2の各コンパレータ20
によつて並列比較処理され、第7図aに示す4ビ
ツトの上位桁デイジタル信号が出力端b1,b
2,b3,b4より、出力される。一方アナログ
電圧信号12は、交番2進用余り出力変換回路2
2によつて第7図bに示す如く交番2進用の余り
出力信号16aに変換される。この出力信号16
aは、下位桁デイジタル付号化A―D変換回路8
の入力端32に供給され、該回路8は、上記余り
出力信号16aを第8図bに示す下位桁デイジタ
ル信号に変換し、この信号を出力端b1′,b
2′,b3′,b4′から出力する。尚、差動型ス
イツチ回路群26の各々の一対のトランジスタの
エミツタ間の抵抗素子を除去して第12図に示す
如く差動型スイツチ回路群26aを構成すると、
余り出力変換回路22は、自然2進用の余り出力
16を出力する。この余り出力16を下位桁デイ
ジタル付号化A―D変換回路8の入力端32に入
力するようにしても良い。
ル付号化A―D変換回路2の各コンパレータ20
によつて並列比較処理され、第7図aに示す4ビ
ツトの上位桁デイジタル信号が出力端b1,b
2,b3,b4より、出力される。一方アナログ
電圧信号12は、交番2進用余り出力変換回路2
2によつて第7図bに示す如く交番2進用の余り
出力信号16aに変換される。この出力信号16
aは、下位桁デイジタル付号化A―D変換回路8
の入力端32に供給され、該回路8は、上記余り
出力信号16aを第8図bに示す下位桁デイジタ
ル信号に変換し、この信号を出力端b1′,b
2′,b3′,b4′から出力する。尚、差動型ス
イツチ回路群26の各々の一対のトランジスタの
エミツタ間の抵抗素子を除去して第12図に示す
如く差動型スイツチ回路群26aを構成すると、
余り出力変換回路22は、自然2進用の余り出力
16を出力する。この余り出力16を下位桁デイ
ジタル付号化A―D変換回路8の入力端32に入
力するようにしても良い。
次に、上位桁デイジタル付号化A―D変換回路
のコンパレータ20群のうちの一つのコンパレー
タの動作について説明する。
のコンパレータ20群のうちの一つのコンパレー
タの動作について説明する。
第9図において、コンパレータ20aの一方の
入力端には比較基準電圧aが印加されている。他
方の入力端に入力アナログ電圧信号12が入力さ
れ、該電圧信号12のレベルがa電圧に達する
と、コンパレータ20aのQ出力端はHighから
Lowに変化し、Q出力端子は、LowからHighに
変化する。
入力端には比較基準電圧aが印加されている。他
方の入力端に入力アナログ電圧信号12が入力さ
れ、該電圧信号12のレベルがa電圧に達する
と、コンパレータ20aのQ出力端はHighから
Lowに変化し、Q出力端子は、LowからHighに
変化する。
次に、余り出力変換回路の差動型スイツチ回路
の動作について第4,11図及び第13図を参照
して説明する。
の動作について第4,11図及び第13図を参照
して説明する。
第11図において、差動型スイツチ回路群26
の各々のスイツチ回路の、一方のトランジスタ
T1のベースに供給されるVsの基準電圧は、第4
図のラインLに設けられた多数の分割抵抗Rnに
よつて設定されている。前記上位桁A―D変換回
路の各コンパレータ20aの比較基準電圧が例え
ば1V(ボルト)、2V,3V,4V……で電圧間の差
が1Vであるとすると、差動型スイツチ回路群2
6の各基準電圧は2V,4V,6V……というように
基準電圧の差が2Vに設定されている。差動型ス
イツチ回路の出力ライン34は制限付き定電流回
路28に接続し、常に一定の電流例えば1mAが
流れている。トランジスタT1,T2のエミツタ間
に挿入した抵抗36を1KΩとすると、抵抗36
に1mAの電流が流れると、抵抗36の両端には
1ボルトの電圧が生じる。この1ボルトは上位桁
A―D変換回路2の各コンパレータの基準電圧間
の差電圧に相当している。今、入力アナログ電圧
12をVinとすると、 (1) Vs―Vin>1ボルト の状態にあると、トランジスタT1のエミツタ・
コレクタ間即ちAラインに電流が流れ、トランジ
スタT2のエミツタ・コレクタ間即ちBラインの
電流はゼロ(OFF)即ち電流遮断状態となる。
Vin(入力アナログ電圧)が増大し、 (2) 0<Vs―Vin<1ボルト となると、Aライン、Bラインともに電流が導通
し、Aラインを流れる電流値とBラインを流れる
電流値との和は1mAとなる。
の各々のスイツチ回路の、一方のトランジスタ
T1のベースに供給されるVsの基準電圧は、第4
図のラインLに設けられた多数の分割抵抗Rnに
よつて設定されている。前記上位桁A―D変換回
路の各コンパレータ20aの比較基準電圧が例え
ば1V(ボルト)、2V,3V,4V……で電圧間の差
が1Vであるとすると、差動型スイツチ回路群2
6の各基準電圧は2V,4V,6V……というように
基準電圧の差が2Vに設定されている。差動型ス
イツチ回路の出力ライン34は制限付き定電流回
路28に接続し、常に一定の電流例えば1mAが
流れている。トランジスタT1,T2のエミツタ間
に挿入した抵抗36を1KΩとすると、抵抗36
に1mAの電流が流れると、抵抗36の両端には
1ボルトの電圧が生じる。この1ボルトは上位桁
A―D変換回路2の各コンパレータの基準電圧間
の差電圧に相当している。今、入力アナログ電圧
12をVinとすると、 (1) Vs―Vin>1ボルト の状態にあると、トランジスタT1のエミツタ・
コレクタ間即ちAラインに電流が流れ、トランジ
スタT2のエミツタ・コレクタ間即ちBラインの
電流はゼロ(OFF)即ち電流遮断状態となる。
Vin(入力アナログ電圧)が増大し、 (2) 0<Vs―Vin<1ボルト となると、Aライン、Bラインともに電流が導通
し、Aラインを流れる電流値とBラインを流れる
電流値との和は1mAとなる。
(3) Vs―Vin<0
となる。AラインがOFFとなつて電流がゼロと
なり、Bラインには1mAの電流が流れる(電流
導通飽和状態)。
なり、Bラインには1mAの電流が流れる(電流
導通飽和状態)。
上記(1)(2)(3)の動作を行う差動型スイツチ回路が
多数並列に接続されることにより、入力アナログ
電圧12は、第7図bに示す交番2進用の余り出
力16aに変換される。この動作を更に詳しく説
明する。
多数並列に接続されることにより、入力アナログ
電圧12は、第7図bに示す交番2進用の余り出
力16aに変換される。この動作を更に詳しく説
明する。
第4図、第11図及び第13図において、例え
ば直線状に増加する入力アナログ電圧12が余り
出力変換回路22の入力端31に供給されると、
入力アナログ電圧12がゼロから1Vに増加する
状態では、全ての差動型スイツチ回路のBライン
は、電流遮断状態にある。従つて、電圧12によ
る電流は、抵抗33を通つて出力端30に流れ、
出力端30には、第13図aに示すように余り出
力16aのA部分が現れる。入力アナログ電圧1
2が1ボルトから2Vの間になると、最小の基準
電圧2Vが与えられている差動型スイツチ回路の
Bラインは、上記 0<Vs―Vin<1ボルト(電流導通) の条件により、電流導通状態となり、入力アナロ
グ電圧12による電流は、2ボルトの基準電圧
Vsが付与された差動型スイツチ回路のBライン
を通じて流れ、抵抗33を通じて、出力端30に
流れる電流が減少し、出力端30に出力波形Bが
得られる。入力アナログ電圧12が2Vを越えた
ところで余り出力16aはゼロとなるとともに、
上記Vs―Vin<0(Bライン電流導通飽和状態)
の条件によつて、2Vの基準電圧が付与された差
動型スイツチ回路のBラインは、電流が飽和状態
となつて、電流が増加しなくなる。しかるに、入
力アナログ電圧12が2ボルトから3Vに上昇す
ると再び電圧12による電流は抵抗33を通じて
出力端に流れ出し、出力端30に出力波形Cが現
れる。電圧12が3Vに達し、これを越えると、
4ボルトの基準電圧が与えられている差動型スイ
ツチ回路のBラインが電流導通を開始し、電圧1
2が3Vから4ボルトに変化すると上記した要領
によつて出力波形Dが出力端30に現れる。電圧
12が4ボルトを越えると、上記4ボルトの基準
電圧が与えられている差動型スイツチ回路は、電
流導通飽和状態となり、電圧12が4ボルトから
5ボルトに増加すると、上記した要領で出力端3
0に出力波形Eが現れる。上記出力波形A,B,
C,D,Eは、入力アナログ電圧12と量子化さ
れた上位桁のD―A変換出力13との差即ち、余
り出力16aを構成する。尚、余り出力16aの
波形のうち部分B,Dは、傾斜が逆なので、この
部分は、コード化のときに正しい傾斜となるよう
に処理される。
ば直線状に増加する入力アナログ電圧12が余り
出力変換回路22の入力端31に供給されると、
入力アナログ電圧12がゼロから1Vに増加する
状態では、全ての差動型スイツチ回路のBライン
は、電流遮断状態にある。従つて、電圧12によ
る電流は、抵抗33を通つて出力端30に流れ、
出力端30には、第13図aに示すように余り出
力16aのA部分が現れる。入力アナログ電圧1
2が1ボルトから2Vの間になると、最小の基準
電圧2Vが与えられている差動型スイツチ回路の
Bラインは、上記 0<Vs―Vin<1ボルト(電流導通) の条件により、電流導通状態となり、入力アナロ
グ電圧12による電流は、2ボルトの基準電圧
Vsが付与された差動型スイツチ回路のBライン
を通じて流れ、抵抗33を通じて、出力端30に
流れる電流が減少し、出力端30に出力波形Bが
得られる。入力アナログ電圧12が2Vを越えた
ところで余り出力16aはゼロとなるとともに、
上記Vs―Vin<0(Bライン電流導通飽和状態)
の条件によつて、2Vの基準電圧が付与された差
動型スイツチ回路のBラインは、電流が飽和状態
となつて、電流が増加しなくなる。しかるに、入
力アナログ電圧12が2ボルトから3Vに上昇す
ると再び電圧12による電流は抵抗33を通じて
出力端に流れ出し、出力端30に出力波形Cが現
れる。電圧12が3Vに達し、これを越えると、
4ボルトの基準電圧が与えられている差動型スイ
ツチ回路のBラインが電流導通を開始し、電圧1
2が3Vから4ボルトに変化すると上記した要領
によつて出力波形Dが出力端30に現れる。電圧
12が4ボルトを越えると、上記4ボルトの基準
電圧が与えられている差動型スイツチ回路は、電
流導通飽和状態となり、電圧12が4ボルトから
5ボルトに増加すると、上記した要領で出力端3
0に出力波形Eが現れる。上記出力波形A,B,
C,D,Eは、入力アナログ電圧12と量子化さ
れた上位桁のD―A変換出力13との差即ち、余
り出力16aを構成する。尚、余り出力16aの
波形のうち部分B,Dは、傾斜が逆なので、この
部分は、コード化のときに正しい傾斜となるよう
に処理される。
次に第12図に示す他の実施例の作用について
説明する。
説明する。
第12図において余り出力変換回路26aの、
複数の並列に配置された差動型スイツチ回路の一
対のトランジスタT1′,T2′のうちトランジスタ
T1′のベースには、上位桁A―D変換回路2の各
コンパレータの基準電圧に対応して、1V,2V,
3V,4V,5V……の基準電圧Vsが分割抵抗によ
つて順番に供給されている。トランジスタT1′と
T2′の各エミツタ間には、抵抗が挿入されていな
いので、各差動型スイツチ回路のBライン39
は、 Vs―Vin>0のとき電流遮断状態、 Vs―Vin<0のとき電流導通飽和状態となつ
て、出力端30に入力アナログ電圧12と量子化
された上位桁のD―A変換出力13との差である
余り出力16が第13図Cの如く現れる。尚、上
記の説明から明らかなように、余り出力変換回路
22は上記上位桁のD―A変換出力13なしで余
り出力16を得ている。
複数の並列に配置された差動型スイツチ回路の一
対のトランジスタT1′,T2′のうちトランジスタ
T1′のベースには、上位桁A―D変換回路2の各
コンパレータの基準電圧に対応して、1V,2V,
3V,4V,5V……の基準電圧Vsが分割抵抗によ
つて順番に供給されている。トランジスタT1′と
T2′の各エミツタ間には、抵抗が挿入されていな
いので、各差動型スイツチ回路のBライン39
は、 Vs―Vin>0のとき電流遮断状態、 Vs―Vin<0のとき電流導通飽和状態となつ
て、出力端30に入力アナログ電圧12と量子化
された上位桁のD―A変換出力13との差である
余り出力16が第13図Cの如く現れる。尚、上
記の説明から明らかなように、余り出力変換回路
22は上記上位桁のD―A変換出力13なしで余
り出力16を得ている。
本発明は上述の如く、入力アナログ電気信号を
上位桁デイジタル付号化A―D変換回路に入力す
ると同時に該アナログ入力電気信号を余り出力変
換回路に入力して、上位桁デイジタル信号を造出
する処理動作と同時に余り出力信号造出処理動作
を行うように成し、この余り出力信号を下位桁用
デイジタル付号化A―D変換回路の入力端に入力
するようにしたので、従来装置に比し、比躍的に
A―D変換の高速化を図ることができる効果が存
する。
上位桁デイジタル付号化A―D変換回路に入力す
ると同時に該アナログ入力電気信号を余り出力変
換回路に入力して、上位桁デイジタル信号を造出
する処理動作と同時に余り出力信号造出処理動作
を行うように成し、この余り出力信号を下位桁用
デイジタル付号化A―D変換回路の入力端に入力
するようにしたので、従来装置に比し、比躍的に
A―D変換の高速化を図ることができる効果が存
する。
第1図は従来案のブロツク説明図、第2図は本
発明の好適な実施例を示すブロツク説明図、第3
図は回路図、第4図は回路図、第5図は説明図、
第6図は説明図、第7図は説明図、第8図は説明
図、第9図は回路図、第10図は説明図、第11
図は回路図、第12図は他の実施例を示す回路
図、第13図は説明図である。 2……上位桁デイジタル付号化A―D変換回
路、8……下位桁デイジタル付号化A―D変換回
路、22……余り出力変換回路。
発明の好適な実施例を示すブロツク説明図、第3
図は回路図、第4図は回路図、第5図は説明図、
第6図は説明図、第7図は説明図、第8図は説明
図、第9図は回路図、第10図は説明図、第11
図は回路図、第12図は他の実施例を示す回路
図、第13図は説明図である。 2……上位桁デイジタル付号化A―D変換回
路、8……下位桁デイジタル付号化A―D変換回
路、22……余り出力変換回路。
Claims (1)
- 【特許請求の範囲】 1 入力アナログ電圧信号を付号化された上位桁
デイジタル信号と下位桁デイジタル信号に変換す
るA―D変換器において、主入力端から前記入力
アナログ電圧信号が供給される上位桁デイジタル
付号化A―D変換回路と、各々に基準電圧が付与
されるとともに互いに並列に独立して配置された
複数の差動型スイツチ回路を有し、該差動型スイ
ツチ回路の各々の入力端が前記入力アナログ電圧
信号を供給する主入力端に接続する余り出力変換
回路と、該余り出力変換回路の出力端に接続し該
余り出力変換回路の余り出力信号に基いて前記入
力アナログ電圧信号の下位桁デイジタル信号を造
出する下位桁デイジタル付号化A―D変換回路と
から成り、前記余り出力変換回路の差動型スイツ
チ回路は、等間隔で与えられた基準電圧に対して
入力アナログ電圧と所定値との和が小のとき電流
遮断状態、前記基準電圧に対して入力アナログ電
圧が大のとき電流導通飽和状態となるようにそれ
ぞれに定電流回路を接続し、前記差動型スイツチ
回路の各入力端に接続する余り出力変換回路の入
力端を抵抗を介して直列に前記余り出力変換回路
の出力端に接続したことを特徴とする高速A―D
変換器。 2 上記所定値は前記差動型スイツチ回路を構成
する一対のトランジスタの互いに接続する一対の
エミツタ間に挿入した抵抗36に前記定電流回路
の一定電流が流れたときの電圧降下分としたこと
を特徴とする第1項記載の高速A―D変換器。 3 上記所定値をゼロに設定したことを特徴とす
る第1項記載の高速A―D変換器。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58104931A JPS59230323A (ja) | 1983-06-14 | 1983-06-14 | 高速a−d変換器 |
GB08412648A GB2143389A (en) | 1983-06-14 | 1984-05-17 | High speed A-D converter |
DE3420970A DE3420970A1 (de) | 1983-06-14 | 1984-06-06 | Analog -/digital-umsetzer |
FR8409141A FR2553948A1 (fr) | 1983-06-14 | 1984-06-12 | Convertisseur analogique-numerique rapide |
IT67605/84A IT1196712B (it) | 1983-06-14 | 1984-06-13 | Convertitore analogico digitale ad alta velocita |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58104931A JPS59230323A (ja) | 1983-06-14 | 1983-06-14 | 高速a−d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59230323A JPS59230323A (ja) | 1984-12-24 |
JPS6353739B2 true JPS6353739B2 (ja) | 1988-10-25 |
Family
ID=14393838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58104931A Granted JPS59230323A (ja) | 1983-06-14 | 1983-06-14 | 高速a−d変換器 |
Country Status (5)
Country | Link |
---|---|
JP (1) | JPS59230323A (ja) |
DE (1) | DE3420970A1 (ja) |
FR (1) | FR2553948A1 (ja) |
GB (1) | GB2143389A (ja) |
IT (1) | IT1196712B (ja) |
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-
1983
- 1983-06-14 JP JP58104931A patent/JPS59230323A/ja active Granted
-
1984
- 1984-05-17 GB GB08412648A patent/GB2143389A/en not_active Withdrawn
- 1984-06-06 DE DE3420970A patent/DE3420970A1/de not_active Withdrawn
- 1984-06-12 FR FR8409141A patent/FR2553948A1/fr not_active Withdrawn
- 1984-06-13 IT IT67605/84A patent/IT1196712B/it active
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Also Published As
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JPS59230323A (ja) | 1984-12-24 |
IT1196712B (it) | 1988-11-25 |
GB2143389A (en) | 1985-02-06 |
FR2553948A1 (fr) | 1985-04-26 |
DE3420970A1 (de) | 1984-12-20 |
IT8467605A0 (it) | 1984-06-13 |
IT8467605A1 (it) | 1985-12-13 |
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