JPS62254463A - バイポ−ラ及びｍｏｓデバイスを有するスタテイツクメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、大略、ランダムアクセスメモリ（ＲＡＭ）に
使用するメモリ記憶装置に関するものであって、更に詳
細には、所謂スタティック型のメモリセルに関するもの
である。

典型的なスタティックメモリセルは、トランジスタ、ダ
イオード、抵抗等の種々のデバイスを使用して、３つの
基本的な機能、即ちその動作状態がセル内に格納された
データのビットを表すスイッチングトランジスタ、該ス
イッチングトランジスタへパワーを供給するロードイン
ピーダンス装置、及び読取動作又は書込動作中のセルへ
のアクセスを与えるカップリング装置、を供給する。従
来、各メモリセルは、３対のデバイスから構成されてお
り、１つの対に前記３つの基本的機能の各々が夫々割り
当てられていた。

集積回路メモリ装置の容量が増大するに従い、個別的な
メモリセルの寸法を減少させて、該セルがシリコンの面
積を必要とすることを少なくすることが望ましい、この
為に、メモリセルは、単一のデバイスにおいて少なくと
も２つの基本的な機能を結合させることによってより少
ない数のデバイスを必要とするものが開発されてきた０
例えば、４つのデバイスを使用するに過ぎないメモリセ
ルの１つの型はトランスリニア（ｔｒａｎｓｌｉｎｅａ
ｒ）セルとして知られている。このタイプのセルにおい
ては、ロード及びカップリング機能は単一の対のバイポ
ーラトランジスタを共用している。更に詳細には、デー
タをセルへ及びセルから伝達するビット線もこれらの共
用されたトランジスタを介してセルへパワーを供給する
。この様なトランスリニアメモリセルの例は米国特許第
４，０３２，９０２号及び第４，１１２，５１１号に開
示されている。

トランスリニアメモリセルは、与えられた記憶容量を持
ったメモリチップの全寸法を減少させる上で効果的であ
り、且つこれらのセルの成る側面を改善することが望ま
しい０例えば、これらのタイプのセルの幾つかのものに
関連する１つの制限は、得られることの可能な読取信号
が制限的であるということである。特に、比較的低い振
幅を越えてセルからの読取信号を増加させるべく試みが
なされる場合に、他のセル内に格納されるデータが見だ
されるかもしれない、その結果、かなり高いレベルの感
度を持った読取回路を使用して該セル内に格納される上
方を正確に検知することが必要である。

本発明は、以上の点に鑑み、なされたものであって、上
述した如き従来技術の欠点を解消し、空間条件を減少さ
せた新規なスタティックメモリセルを提供することを目
的とする０本発明の別の目的とするところは、格納され
ているデータの一体性を維持しながら容易に検知可能な
読取信号を供給することの可能な新規なトランスリニア
スタティックメモリセルを提供することである６本発明
の更に別の目的とするところは、メモリセルの動作速度
を増加させる為に比較的短い期間の間に上方をセル内に
書き込むことを可能とするメモリセルを提供することで
ある。

本発明に拠れば、単一のメモリセル内にバイポーラと金
属−酸化物一半導体（ＭＯＳ）技術を結合させることに
よって所要の目的を達成している。

バイポーラトランジスタはスイッチングデバイスとして
使用しており、一方ＭＯＳトランジスタは電源及びカッ
プリング機能を供給している０種々の効果の中で、バイ
ポーラトランジスタは入力電圧の小さな変化に対して出
力電流に大きな変化を与え、その際に高レベルの読取信
号を得ることを可能としている。ＭＯＳロード及びカッ
プリングトランジスタは、セル内へ及びセルからの双方
向の電流の流れを容易としており、その際に比較的短い
期間の間に書込動作を行うことを可能としている。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

本発明の原理は第１図に示した如き一般的なレイアウト
を持ったＲＡＭ回路において実現される。

このタイプのメモリ回路は、一般的に、「スタティック
」メモリと呼称される。何故ならば、格納乃至は記憶要
素は周期的に断続的にリフレッシュさせる必要がないか
らである。然し乍ら、所望により、リフレッシュ動作を
使用して１回路の一体性及び信頼性を更に向上させる為
にリフレッシュ動作を使用することが可能である。

本メモリ回路は、行及び列の形態に配列させたメモリセ
ル１ｏのマトリクスを有している６与えられた列内の全
てのメモリセルは、その列に関連する一対のビット線Ｂ
ＩＴＯ及びＢＩＴＩに接続されている。各ビット線には
関連するエミッタホロワトランジスタ１２にって実質的
に一定の電圧が供給される。各トランジスタ１２のコレ
クタは。

該コレクタと電圧源Ｖとの間に配設した直列抵抗１４へ
接続されている０個々のビット線上の電圧は、第１１！
ｌにおいてプルダウントランジスタ１６によって表され
ているいずれかの適宜の手段によって選択的に変化させ
ることが可能である。

該マトリクス内の１つの行内の全てのセル１０はワード
線１８へ共通に接続されている。ビット線と同様に、個
々のワード線の電圧は１例えば可変電圧源等の適宜の手
段２０によって選択的に変化させることが可能である。

ビット及びワード線の各々の電圧を変化させる手段は読
取／書込回路２２によって制御される。読取／書込回路
２２の制御の下で、ビット及びワード線は、アクセス線
として機能し、それは個々のメモリセル内へデータを書
き込んだり又は個々のメモリセルからデータを読み取っ
たりすることを可能としている。読取／書込回路は、中
央処理装置、メモリコントローラ等（不図示）から受は
取られる読取及び書込要求に従ってこれらのアクセス線
を制御する。

本発明に従って構成されたメモリセルの特定の構成を第
２図に概略示しである。一対の交差接続されたバイポー
ラトランジスタ２４．２５は双安定装置を形成しており
、それは１ビツトのデータを格納する。各トランジスタ
は、そのベースを他方のトランジスタのコレクタへ接続
させており、且つこれらの２つのトランジスタのエミッ
タは共通接続されている。ベース及びコレクタ端子の共
通接続によって形成されている双安定装置の２つの入出
力端子が一対のＭＯＳトランジスタ２６゜２７によって
ビット線へ夫々接続されている。特に、各ＭＯＳトラン
ジスタのソースはビット線の１つへ接続されており、且
つ該トランジスタのドレインは交差接続されたバイポー
ラトランジスタの入出力端子の１つへ接続されている０
両方のＭＯＳトランジスタのゲート端子は、該メモリセ
ルが位置されている行に対するワード線１８へ接続され
ている。

バイポーラトランジスタの共通接続されたエミッタは好
適には全体的なメモリ回路に対する共通電位、例えば接
地、へ接続されており、その際にアクセス線の数を３つ
に制限している。然し乍ら。

所望により、メモリセルの各行に対して第２ワード線を
設けることが可能であり、且つエミッタをこの第２ワー
ド線へ接続させることが可能である。

本メモリセルの動作において、ＭＯＳデバイスは非飽和
領域において機能し、その場合ドレイン電流はソース対
ドレイン電圧に比例して変化する。

第２図に示した実施例において、ＭＯＳトランジスタは
Ｐチャンネル（ＰＭＯ８）デバイスである。

従って１本回路の動作に関する以下の説明において、一
層圧のゲート電圧はより低いドレイン電流を表す。

上方が本回路へ書き込まれることがなく且つ該回路から
読み取られることがないスタンバイモードの期間中、全
てのビット線は実質的に一定の電圧Ｖにある。全てのワ
ード線も又比較的高い電圧。

例えばＶ　−Ｖｂｉａｓであり、Ｖ　ｂｉａｓは可変手
段２０の電圧によって表され且つ低い値である。従って
。

ＭＯＳトランジスタの各々はパワーが与えられたビット
線からバイポーラトランジスタに対して非常に小さな電
流のみを導通させて、これらのトランジスタをラッチさ
れた状態に維持する０例えば、この電流は０．１μＡの
近傍とすることが可能である。

セル内の上方を読み取ることが所望される場合。

そのセルに接続されているワード線の電圧は、例えば読
取／書込回路２２の制御の下でＶｂｉａｓを増加させる
ことによって低下される。その結果、該セル内のＭＯＳ
トランジスタの１つのドレイン電流は実質的に増加する
０例えば、メモリセルが論理０を格納していると仮定さ
れる場合、バイポーラトランジスタ２４は導通状態にあ
り且つトランジスタ２５は非導通状態にある。ＭＯＳト
ランジスタのゲート電圧が低下されると、トランジスタ
２６は大きな電流、例えば１００μＡ、をトランジスタ
２４を介してＢＩＴＯビット線上を接地へ流れることを
可能とする。然し乍ら、トランジスタ２５は非導通状態
であるから、ＢＩＴＩ線内の電流は低状態にとどまる。

従って、比較的大きな電圧がＢＩＴＯ線へ接続された抵
抗１４の両端に発生される。この電圧は。

任意の適宜の手段によって検知することが可能であり、
該セル内に格納された情報を検知する０例えば、差動増
幅器２８は、１つの列内の一対のビット線へ接続させる
ことが可能である。読取動作が行われると、抵抗１４の
１つの両端における電圧は他方のものよりもかなり大き
い、該増幅器は。

どのビット線がそれを介して流れる一層大きな電流を持
っているかを検知することが可能であり、且つメモリセ
ル内に格納されるビットの値を表す出力信号を供給する
ことが可能である。

別法として、読取動作中に、他の全てのワード線の電圧
を瞬間的に上昇させることが可能であり。

即ちＶｂｉａｇを減少させる。このことは、その電圧が
上昇されないワード線へ接続されているセルを除いて、
全てのメモリセルをターンオフさせる高かを持っている
。セル内に格納されたビットの値を決定する為に１問題
のセルが位置されている列に対しての２つのビット線に
おける相対的な電流を検査することが可能である。

書込動作を行う為に、ワード線の全ての電圧は多少上昇
されてスタンバイ電流をターンオフさせる１選択したセ
ル用のワード線の電圧を読取動作の場合と略同−である
レベルへ低下させる０次いで、適宜のビット線の電圧を
低下させる０例えば、論理１を第２図に示したセル内へ
書き込む場合。

ＢＩＴＩ線の電圧は、そのトランジスタ１６をターンオ
ンし一方同時に読取／書込回路２２の制御の下でそのト
ランジスタ１２の実効抵抗を増加させることによって低
下される。その結果、電流がＭＯＳトランジスタ２７を
介して該セルから排出され且つトランジスタ２６を介し
て注入される。

このセルの擾乱はバイポーラトランジスタ２４を非導通
状態とさせ、一方トランジスタ２５はＢＩＴＯ線から注
入される電流によってターンオンされる。

スタティックメモリセル内において種々の機能を行う為
にバイポーラ及びＭＯＳトランジスタの両方を使用する
ことによって、１つのタイプのトランジスタのみを使用
するセルと比較して多数の利点が得られる。更に詳細に
は、バイポーラスイッチングトランジスタは、入力電圧
に比較して出力電流において指数的な変化を供給する。

従って。

ＭＯＳトランジスタへのワード線ゲート電圧における小
さな変化は、ビット線において大きな電流変化を発生し
、従ってセンス抵抗１４の両端に大きな電圧を発生させ
て、安定な動作で一層容易に検出可能な読取信号を供給
する。一方、ＭＯＳカップリングトランジスタは、双方
向伝達ゲートを供給する。従って、書込動作の間、スイ
ッチングトランジスタへのベース電流を単にターンオフ
するということに比較して、電流は実際にセルから引き
だされることがある。その結果、書込動作は、バイポー
ラカップリングトランジスタを使用した場合に必要とさ
れる時間の約１／４乃至は１／２で実行することが可能
である。

好適には１本メモリセルに使用するバイポーラ及びＭＯ
Ｓトランジスタは反対の導電型であり、即ちＰＮＰバイ
ポーラトランジスタとＮチャンネルＭＯＳトランジスタ
とするか、又はより好適には、ＮＰＮバイポーラトラン
ジスタとＰチャンネルＭＯＳトランジスタとする。この
タイプの構成は、ＭＯＳトランジスタをソースホロワと
して接続することの必要性を回避しており、ソースホロ
ワとした場合にはスイッチングトランジスタのベースで
得られる電圧の振れが制限される場合がある。

本発明の別の特徴として、ＭＯＳトランジスタをバイポ
ーラトランジスタの上に積層させる様に本発明セルを構
成することが可能であるということである。従って、本
回路をモノリシックＩＣとして構成する場合、各セルは
２つのトランジスタの面積を必要とするに過ぎない。

この様なメモリセルの構成の１例を第３図及び第４図に
示しである。この例において、ＰチャンネルＭＯＳトラ
ンジスタはＮＰＮバイポーラトランジスタの上に構成さ
れている。最初にバイポーラトランジスタに関して説明
すると、それらの共通エミッタは接地した基板３２上に
形成したＮ型埋設層３ｏ内に埋め込んである。エミツタ
層３０の上に成長させたＰ型ベース層３４は、フィール
ド酸化［ｌｌ３５及びこれら２つのトランジスタを分離
させる為の分ｌ！ｌ帯３６によって２つの活性部分に分
離されている。Ｎ型コレクタ領域３８は層３４によって
形成されている２つのベース領域の各々の中に拡散され
ている。これらのコレクタ領域の一方のみを第３図の断
面図に示しである。第３図に示した構成は、反転したト
ランジスタを示してあり、その場合、コレクタは頂部に
配設され且つエミッタは底部に配設される。

ＭＯＳトランジスタは再結晶させたポリシリコン層４０
内に構成されており、該ポリシリコン層はバイポーラト
ランジスタ上に配設されており。

且つそれから適宜の酸化物層４２によって分離されてい
る。Ｐ型拡散部４４および４５はこれら２つのＭＯＳト
ランジスタのドレインおよびソース領域を形成しており
、且つＮ型拡散部４６はチャンネル領域を形成している
。バイポーラトランジスタのクロスカップリング即ち交
差接続は９ＭＯ８およびバイポーラトランジスタ間にサ
ンドイッチ即ち挟持されたシリサイド化されたポリシリ
コン層によって与えられている。この様な１つの層４７
が、１つのバイポーラトランジスタのコレクタ３８を、
他方のバイポーラトランジスタのベース領域３４へ接続
させている。更に、埋め込まれているポリシリコン４７
接続層がＭＯＳトランジスタの一方のドレイン領域４４
と接続している。

層４７から変位されている（第３図の面に対して垂直の
方向に）同様の層４８が、同様の態様で。

他方のベース、コレクタ、およびドレインの各領域へ接
続している。

酸化物層５０が再結晶させたポリシリコン４０の上に形
成されており且つチャンネル領域４６の情報に凹所が設
けられている。メタル又はシリサイド化したポリシリコ
ン導電層５２がこの凹所内に設けられており且つワード
線を形成しており。

該ワード線は１つの行内の全てのＭＯＳトランジスタに
接続されている０例えば酸化物等の絶縁層５４が該ワー
ド線上に付着され、且つメタルビット線５６がこの層の
上に形成されている。コンタクト孔５８が該絶縁層５４
を介して開口されており、該ビット線をＭＯＳトランジ
スタのソース４５へ接続させている。該ビット線はワー
ド線５２に対して横断する方向に配設されており且つ１
つの列内の全てのセルを接続している。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である１例えば、セル
当りの正方形面積を最小とさせる必要がない場合には、
ＭＯＳおよびバイポーラトランジスタを並置関係に配列
させることも可能である。

【図面の簡単な説明】

第１図は本発明の新規な概念を組み込んだメモリ回路の
一部ブロックで示した概略図、第２図はメモリセルの詳
細な概略図、第３図は集積回路内に組み込んだメモリセ
ルの概略断面図、第４図は第３図に示したメモリセルの
概略平面図、である。 （符号の説明） １０：メモリセル １８：ワード線 ２２：読取／ｌＦｌ回込 ３０：Ｎ型埋込層 ３２：基板 ３４：Ｐ型ベース層 ３５：フィールド酸化膜 ３６：分離帯 ３８：Ｎ型コレクタ領域 ４０：再結晶化ポリシリコン層 ４２：酸化物層 ４４．４５：ソース及びドレイン ４６：チャンネル領域 ４７：埋込ポリシリコン ５ｏ二酸化物層 ５２：シリサイド化ポリシリコン導通層５４：絶縁層 ５６８ビツト線 ５８：コンタクト孔 特許出願人　　　　フェアチャイルド　セミコンダクタ
　コーポレーショ ン

Claims (1)

1. 【特許請求の範囲】 １、第１アクセス線、一対の第２アクセス線、一対の交
   差接続されたバイポーラトランジスタであって各トラン
   ジスタのベースが他方のトランジスタのコレクタへ接続
   されており且つ該両方のトランジスタのエミッタが共通
   接続されている一対の交差接続されたバイポーラトラン
   ジスタ、各々がそのゲートを前記第１アクセス線へ接続
   させておりそのソース及びドレインの一方を前記第２ア
   クセス線の夫々の一方へ接続させており且つそのソース
   及びドレインの他方を前記バイポーラトランジスタの夫
   々の一方のベースへ接続されている一対の電界効果トラ
   ンジスタ、を有していることを特徴とするメモリセル。 ２、特許請求の範囲第１項において、前記バイポーラト
   ランジスタは前記ＭＯＳトランジスタと反対の導電型で
   あることを特徴とするメモリセル。 ３、特許請求の範囲第２項において、前記バイポーラト
   ランジスタはＮＰＮトランジスタであり、且つ前記電界
   効果トランジスタはＰチャンネルＭＯＳＦＥＴであって
   そのソースを夫々のビット線へ接続させており且つそれ
   ドレインを夫々のベースへ接続させていることを特徴と
   するメモリセル。 ４、特許請求の範囲第１項において、前記トランジスタ
   はモノリシック集積回路内に具現化されており且つ前記
   一対のＭＯＳトランジスタは前記一対のバイポーラトラ
   ンジスタの上方に配設されていることを特徴とするメモ
   リセル。 ５、特許請求の範囲第４項において、前記バイポーラト
   ランジスタは互いに接続されており且つ前記ＭＯＳトラ
   ンジスタは前記ＭＯＳトランジスタと前記バイポーラト
   ランジスタとの間に挟持されている導電層によってバイ
   ポーラトランジスタへ夫々接続されていることを特徴と
   するメモリセル。 ６、特許請求の範囲第５項において、前記導電層はシリ
   サイド化したポリシリコンから構成されていることを特
   徴とするメモリセル。 ７、特許請求の範囲第６項において、前記ＭＯＳトラン
   ジスタは前記集積回路内の再結晶化ポリシリコン層内に
   形成されていることを特徴とするメモリセル。 ８、複数個の行及び列に配設されたメモリセルのマトリ
   クスが設けられており、各セルは一対の交差接続したバ
   イポーラトランジスタと各々がそのソース及びドレイン
   の一方を前記バイポーラトランジスタの夫々の１つのベ
   ースへ接続させている一対のＭＯＳトランジスタとを具
   備しており、メモリセルの行と夫々関連する複数個のワ
   ード線が設けられており、各ワード線はセルの関連する
   行の各メモリセル内の両方のＭＯＳトランジスタのゲー
   ト端子へ接続されており、メモリセルの各列に対して一
   対のビット線が設けられており、各ビット線は該列内の
   各セルにおけるＭＯＳトランジスタの夫々の１つのソー
   ス及びドレインの他方へ接続されていることを特徴とす
   るメモリ回路。 ９、特許請求の範囲第８項において、前記ビット線の各
   々へ実質的に一定の電圧を印加させる手段を有すること
   を特徴とするメモリ回路。 １０、特許請求の範囲第９項において、前記ビット線の
   各々において電流を検知する手段を有することを特徴と
   するメモリ回路。 １１、特許請求の範囲第９項において、一対のビット線
   の一方のビット線の電圧を選択的に変化させてその際に
   セル列内の特定のメモリセルから電流を排出させる為の
   電圧を選択的に変化させる手段を有することを特徴とす
   るメモリ回路。 １２、特許請求の範囲第１１項において、前記ビット線
   の電圧が選択的に変化される期間中に他の行内のＭＯＳ
   トランジスタの導電度を減少させながら、前記特定のメ
   モリセルが位置されているメモリセル行内のＭＯＳトラ
   ンジスタの導電度を増加させる手段を有することを特徴
   とするメモリ回路。 １３、特許請求の範囲第８項において、前記バイポーラ
   トランジスタはＮＰＮトランジスタであって、各々がそ
   のベースをセル内の他方のバイポーラトランジスタのコ
   レクタへ接続させており、且つ前記ＭＯＳトランジスタ
   はＰチャンネルデバイスであってそれらのソース端子は
   前記ビット線へ接続させており且つそれらのドレイン端
   子は前記バイポーラトランジスタへ接続させていること
   を特徴とするメモリ回路。 １４、特許請求の範囲第１項において、前記バイポーラ
   トランジスタの共通エミッタへ接続されているアクセス
   線を有することを特徴とするメモリ回路。 １５、特許請求の範囲第８項において、夫々がメモリセ
   ルの行と関連している第２複数個のワード線を有してお
   り、前記第２複数個のワード線内の各ワード線はセルの
   関連する行の各メモリセル内の交差接続されたバイポー
   ラトランジスタへ接続されていることを特徴とするメモ
   リ回路。 １６、特許請求の範囲第１５項において、各メモリセル
   内の２つの交差接続されたバイポーラトランジスタは共
   通接続されたエミッタ端子を持っており、且つ前記第２
   複数個のワード線内のワード線は前記エミッタへ接続さ
   れていることを特徴とするメモリ回路。 １７、特許請求の範囲第８項において、メモリセルの列
   と夫々関連する複数個の補助選択線を有しており、各選
   択線はセルの関連する列の各メモリセル内の交差接続さ
   れたバイポーラトランジスタへ接続されていることを特
   徴とするメモリ回路。 １８、特許請求の範囲第１７項において、各メモリセル
   ２つの交差接続されたトランジスタは共通接続されたエ
   ミッタ端子を持っており、且つ前記選択線は前記エミッ
   タへ接続されていることを特徴とするメモリ回路。