JP3334789B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係るものであり、特には、スタティック型ランダムアク
セスメモリ（以下、「ＳＲＡＭ」という）のメモリセル
に関するものである。

【０００２】

【従来の技術】近年、ＳＲＡＭの集積度が進み、各メモ
リセルの占有面積を減少させなければならない。図３に
示すように、４つのバルクトランジスタＱ１〜Ｑ４と、
２つの負荷素子Ｌ１、Ｌ２とで構成される６素子型メモ
リセルＭＣ１は、その占有面積が、バルクトランジスタ
Ｑ１〜Ｑ４の最小寸法で決まるため、微細加工技術によ
り決定されていた。なお、同図に於いて、Ｎ１、Ｎ２は
記憶ノード、ＷＬ１はワード線、ＤＡＴＡ、ＤＡＴＡＢ
はデータ線対である。

【０００３】しかしながら、現在、この高集積化の要求
に、微細加工技術が十分応じきれていないため、高密度
化に伴い、メモリセルアレイの占める面積が増大して行
くのが現状である。その結果、ＳＲＡＭを構成する半導
体チップの寸法が大きくなり、製造歩留まりの低下や、
パッケージの大型化という問題点を生じている。

【０００４】これに対して、メモリセルの２つのドライ
ブトランジスタをバルクトランジスタで構成し、２つの
アクセストランジスタを薄膜トランジスタで構成すると
ともに、データ線対を負荷素子を介して電源電圧に接続
する構成とすることにより、上述の４つのバルクトラン
ジスタＱ１〜Ｑ４と２つの負荷素子Ｌ１、Ｌ２で構成さ
れる６素子型メモリセルに比べて、メモリセルを３次元
的に構成でき、各メモリセルの占有する半導体基板上の
面積を減少させることができるという効果を得られるＳ
ＲＡＭのメモリセルが提案されている（特開平５−６２
４７４号公報、特開平６−１０４４０５号公報）。

【０００５】図２は、このＳＲＡＭの回路図である。図
中、Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２は、メモリセルＭ
Ｃ１及びＭＣ２を構成するドライブトランジスタであ
り、半導体基板上にバルクトランジスタとして構成され
ており、Ｑ１３、Ｑ１４、Ｑ２３、Ｑ２４は、アクセス
トランジスタであり、上記バルクトランジスタ上方に薄
膜トランジスタ（ＴＦＴ）として構成されている。Ｑ
５、Ｑ６は、データ線ＤＡＴＡ、ＤＡＴＡＢに電流を供
給する負荷素子であり、ＷＬ１、ＷＬ２はワード線であ
る。データビットは、記憶ノードＮ１１、Ｎ１２間、或
いはＮ２１、Ｎ２２間に電位差として記憶され、入力デ
ータは、データ線対ＤＡＴＡ−ＤＡＴＡＢ間に電位差と
して供給される（Ｖｃｃ［電源電位］−ＧＮＤ［接地電
位］、又はＧＮＤ−Ｖｃｃ）。

【０００６】ワード線ＷＬ１及びＷＬ２が低レベルで、
メモリセルＭＣ１及びＭＣ２が非選択の時は、データ線
対ＤＡＴＡ、ＤＡＴＡＢは、負荷素子Ｑ５、Ｑ６により
電源電位となっている。また、メモリセルＭＣ１及びＭ
Ｃ２内の記憶ノードＮ１１、Ｎ１２、Ｎ２１、Ｎ２２の
何れか一方が高レベル、他方が低レベルである。メモリ
セルＭＣ１及びＭＣ２内の高レベルを保持する記憶ノー
ドは、リーク電流によって電圧低下しようとするが、ア
クセストランジスタＱ１３、Ｑ１４、Ｑ２３、Ｑ２４の
サブスレッショルドリーク電流が、電源電位となってい
るデータ線対ＤＡＴＡ、ＤＡＴＡＢから高レベルを維持
するように供給され、高レベルを維持する。

【０００７】現在、チャネル長１〜０．８μｍ、チャネ
ル幅２〜３μｍのＮ型バルクトランジスタのオン状態の
内部抵抗と、オフ状態の内部抵抗の比は、１：１×１０
⁹程度となる。そして、上記バルクトランジスタをドラ
イブトランジスタとして構成したメモリセルの記憶ノー
ドＮ１１、Ｎ１２のリーク電流は数ｐＡ程度である。こ
れに比べ、現状の薄膜トランジスタのオン状態の内部抵
抗と、オフ状態の内部抵抗の比は、１：１×１０⁶程度
である。したがって、アクセストランジスタＱ１３、Ｑ
１４、Ｑ２３、Ｑ２４として、薄膜トランジスタを用
い、そのオン状態の電流能力を１００〜１５０μＡ程度
に設定すれば、そのオフ時のサブスレッショルドリーク
電流は、１００〜１５０ｐＡとなり、記憶ノードＮ１
１、Ｎ１２のリーク電流を上回り、記憶ノードＮ１１若
しくはＮ１２を高レベルに保持できる。

【０００８】

【発明が解決しようとする課題】図２に示されたＳＲＡ
Ｍセルが、書き込み動作時に選択されたデータ線対ＤＡ
ＴＡ、ＤＡＴＡＢに接続された非選択のメモリセルであ
る場合について考える。すなわち、図２に於いて、デー
タ線ＤＡＴＡ、ＤＡＴＡＢが選択され（ＤＡＴＡ：Ｖｃ
ｃ、ＤＡＴＡＢ：ＧＮＤ）、メモリセルＭＣ１が選択メ
モリセルであり、メモリセルＭＣ２が非選択のメモリセ
ルである場合の、非選択メモリセルＭＣ２について考え
る。

【０００９】上述したように、データ線ＤＡＴＡＢが低
レベルになると、記憶ノードＮ２２の高レベルは、薄膜
トランジスタで構成されたアクセストランジスタＱ２４
のサブスレッショルドリークにより、レベルが低下し始
める。この時、アクセストランジスタＱ２４は、ワード
線ＷＬ２が低レベルであるからオフ、アクセストランジ
スタＱ１４は、ワード線ＷＬ１が高レベルであるからオ
ン状態である。

【００１０】薄膜トランジスタのオン／オフ状態の抵抗
比は、上述したように、１：１×１０⁶であるので、デ
ータ線ＤＡＴＡＢが低レベルとなる期間Ｔ１を、記憶ノ
ードＮ１２が高レベルから低レベルへ遷移する必要最小
時間に設定することにより、非選択メモリセルＭＣ２の
高レベル側記憶ノードＮ２２は、データ線ＤＡＴＡＢが
低レベルに移行する影響をほとんど受けず、データ”
０”を保持できる。しかしながら、アクセストランジス
タＱ１４及びＱ２４のオン抵抗或いはオフ抵抗のバラツ
キのために、上記期間Ｔ１を最適に設定することが困難
であった。すなわち、上記期間Ｔ１を、上記バラツキを
考慮して、データ書き込みに充分な時間に設定すると、
非選択メモリセルのデータ化けを生じてしまい、一方、
非選択メモリセルのデータ化けを防止しようとすると、
充分な書き込み時間をとることができないという問題点
があった。

【００１１】本発明は、上記従来のＳＲＡＭメモリセル
に於ける問題点を解決すべくなされたものであり、書き
込み時間に対する制約のないＳＲＡＭのメモリセルを提
供することを目的とするものである。

【００１２】

【課題を解決するための手段】本発明の半導体記憶装置
は、基板上に形成された複数のメモリセルと、各メモリ
セルにそれぞれ接続された複数のワード線及び各メモリ
セルにそれぞれ接続されたデータ線対とを備えた半導体
記憶装置であって、前記各メモリセルが、対応する前記
データ線対の各データ線にそれぞれ接続されるように前
記基板上に形成された一対のドライブトランジスタと、
各ドライブトランジスタにそれぞれ接続されるように、
前記基板上における前記各ドライブトランジスタの上方
の薄膜トランジスタによってそれぞれ形成された一対の
アクセストランジスタとをそれぞれ有し、前記ドライブ
トランジスタの一方が、前記基板における第１のウエル
領域に形成され、前記ドライブトランジスタの他方が、
該第１のウエル領域と同じ導電型であって、該第１のウ
エル領域とは電気的に分離された第２ウエルに形成され
ていることを特徴とするものである。

【００１３】また、本発明の半導体記憶装置は、上記メ
モリセルへのデータ書き込み時に、上記一対のドライブ
トランジスタのうち、導通状態にされる一方のトランジ
スタが形成されるウエル領域に与える電圧を、非導通状
態にされる他方のトランジスタが形成されるウエル領域
に与える電圧より高くすることを特徴とするものであ
る。

【００１４】更に、本発明の半導体記憶装置は、上記メ
モリセルへのデータ書き込み時に、上記一対のドライブ
トランジスタのうち、導通状態にされる一方のトランジ
スタに接続される一方の記憶ノードが上記アクセストラ
ンジスタを介して結合される一方のデータ線に、他方の
データ線より低い中間電圧（電源電位Ｖｃｃと接地電位
ＧＮＤとの中間電位）を与えることを特徴とするもので
ある。

【００１５】非選択メモリセルに於けるデータ化けの原
因は、データ書き込み時に、データ線の一方を接地電位
に変化させる点にある。本発明に於いては、この点に鑑
み、データの書き込み方法として、メモリセルを構成す
る一対のドライブトランジスタを、それぞれ、半導体基
板上の別ウエル領域に構成しておき、導通状態とするべ
き側のドライブトランジスタが形成されているウエルの
電位を、他方のドライブトランジスタが形成されている
ウエルの電位よりも高くすることによって、該ドライブ
トランジスタを導通状態に変化させて、データの書き込
みを行う方法を採用した。これにより、基本的に、デー
タ線対の電位は、共に、電源電位としたままで、データ
書き込みを行うことができ、アクセストランジスタのサ
ブスレッショルドリークによる、非選択メモリセルのデ
ータ化けが防止されるので、何らの制約なく、充分な書
き込み時間の設定が可能となるものである。

【００１６】更に、データ書き込み時に、導通状態とさ
れる側のドライブトランジスタ側のデータ線に与える電
位を、電源電位Ｖｃｃと接地電位ＧＮＤの中間の電位、
例えば、１／２Ｖｃｃに設定する構成とする（他方のデ
ータ線には、電源電位Ｖｃｃが与えられている）ことに
より、選択メモリセルに於ける、各ドライブトランジス
タの状態遷移速度を増大させることができ、これによ
り、データ書き込み時間の短縮化を図ることができるも
のである。但し、上記中間電位のレベルを接地電位に近
づけるに従って、選択メモリセルに於けるデータ書き込
み時間の短縮化と共に、非選択メモリセルに於けるデー
タ化けの可能性も大きくなるので、両者の兼ね合いによ
り、上記中間電位のレベルを設定する必要がある。

【００１７】これにより、書き込み時間に制約のないＳ
ＲＡＭのメモリセルを提供することができるものであ
る。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００１９】図１は、本発明の一実施形態であるＳＲＡ
Ｍの回路図である。

【００２０】図中、Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２
は、メモリセルＭＣ１及びＭＣ２を構成するドライブト
ランジスタであり、半導体基板上にバルクトランジスタ
として構成されており、Ｑ１３、Ｑ１４、Ｑ２３、Ｑ２
４は、アクセストランジスタであり、上記バルクトラン
ジスタ上方に薄膜トランジスタ（ＴＦＴ）として構成さ
れている。ここで、ドライブトランジスタＱ１１及びＱ
２１は、共に、第１のウエル領域内に形成されており、
ドライブトランジスタＱ１２及びＱ２２は、共に、上記
第１のウエルとは別途形成される（互いに独立の）第２
のウエル領域内に形成されている。Ｑ５、Ｑ６は、デー
タ線ＤＡＴＡ、ＤＡＴＡＢに電流を供給する負荷素子で
あり、ＷＬ１、ＷＬ２はワード線である。データビット
は、記憶ノード対Ｎ１１、Ｎ１２間、或いは、記憶ノー
ド対Ｎ２１、Ｎ２２間に電位差として記憶される。

【００２１】図４は、上記図１に示したＳＲＡＭ回路の
平面パターン図である。

【００２２】図４に於いて、メモリセルＭＣ１に於いて
は、Ｎ型半導体基板１の内部に、２つのＰ型ウエル２及
び３が形成されている。それぞれのＰ型ウエルには、そ
れぞれ別個にバイアス電圧ＢＧ及びＢＧ’が印加される
ようになっている。Ｐ型ウエル２及び３には、ソース、
ドレイン領域としてのＮ型拡散層４及び５が設けられて
いる。この半導体基板１の上には、ゲート酸化膜が設け
られ、このゲート酸化膜の上には、第１のポリシリコン
層によってＮチャネルＭＯＳトランジスタＱ１１、Ｑ１
２のゲート６、７が形成されている。この第１のポリシ
リコン層の上には、絶縁層が設けられ、この絶縁層の上
に第２のポリシリコン層８及び９が設けられている。こ
の第２のポリシリコン層の一端部は、コンタクト部１１
及び１２に於いて、第１のポリシリコン層６及び７を介
して上記拡散層４及び５に接続されている。更に、上記
第２のポリシリコン層８及び９の上には絶縁層が設けら
れ、この絶縁層の上には、第３のポリシリコン層１０が
設けられている。この第３のポリシリコン層１０によっ
て、Ｎチャネル薄膜ＭＯＳトランジスタＱ１３及びＱ１
４のゲートとなるワード線ＷＬ１が形成される。上記第
３のポリシリコン層１０の上には、絶縁層が設けられ、
この絶縁層の上にはアルミニウム配線から成るデータ線
ＤＡＴＡ、ＤＡＴＡＢが設けられている。このデータ線
ＤＡＴＡ、ＤＡＴＡＢは、それぞれ、コンタクト部１３
及び１４に於いて、上記第２のポリシリコン層８及び９
の他端部に接続される。なお、第２のポリシリコン層８
には、ゲート６と対向する部分に、Ｎチャネル薄膜ＭＯ
ＳトランジスタＱ１３のチャネル領域が形成され、該チ
ャネル領域の両側には、ソース／ドレインとなるＮ型拡
散領域が形成される。すなわち、第２のポリシリコン層
８に、Ｎチャネル薄膜ＭＯＳトランジスタＱ１３のチャ
ネル領域とソース／ドレイン領域が形成される。同様
に、第２のポリシリコン層９には、Ｎチャネル薄膜ＭＯ
ＳトランジスタＱ１４のチャネル領域とソース／ドレイ
ン領域が形成される。

【００２３】メモリセルＭＣ２に於いては、Ｎ型半導体
基板１の内部に、２つのＰ型ウエル２及び３が形成され
ている。上述のように、それぞれのＰ型ウエルには、そ
れぞれ別個にバイアス電圧ＢＧ及びＢＧ’が印加される
ようになっている。Ｐ型ウエル２及び３には、ソース、
ドレイン領域としてのＮ型拡散層２４及び２５が設けら
れている。この半導体基板１の上には、ゲート酸化膜が
設けられ、このゲート酸化膜の上には、第１のポリシリ
コン層によってＮチャネルＭＯＳトランジスタＱ２１、
Ｑ２２のゲート２６、２７が形成されている。この第１
のポリシリコン層の上には、絶縁層が設けられ、この絶
縁層の上に第２のポリシリコン層２８及び２９が設けら
れている。この第２のポリシリコン層の一端部は、コン
タクト部３１及び３２に於いて、第１のポリシリコン層
２６及び２７を介して上記拡散層２４及び２５に接続さ
れている。更に、上記第２のポリシリコン層２８及び２
９の上には絶縁層が設けられ、この絶縁層の上には、第
３のポリシリコン層２０が設けられている。この第３の
ポリシリコン層２０によって、Ｎチャネル薄膜ＭＯＳト
ランジスタＱ２３及びＱ２４のゲートとなるワード線Ｗ
Ｌ２が形成される。上記第３のポリシリコン層２０の上
には、絶縁層が設けられ、この絶縁層の上にはアルミニ
ウム配線から成るデータ線ＤＡＴＡ、ＤＡＴＡＢが設け
られている。このデータ線ＤＡＴＡ、ＤＡＴＡＢは、そ
れぞれ、コンタクト部３３及び３４に於いて、上記第２
のポリシリコン層２８及び２９の他端部に接続される。
なお、第２のポリシリコン層２８には、ゲート２６と対
向する部分に、Ｎチャネル薄膜ＭＯＳトランジスタＱ２
３のチャネル領域が形成され、該チャネル領域の両側に
は、ソース／ドレインとなるＮ型拡散領域が形成され
る。すなわち、第２のポリシリコン層２８に、Ｎチャネ
ル薄膜ＭＯＳトランジスタＱ２３のチャネル領域とソー
ス／ドレイン領域が形成される。同様に、第２のポリシ
リコン層２９には、Ｎチャネル薄膜ＭＯＳトランジスタ
Ｑ２４のチャネル領域とソース／ドレイン領域が形成さ
れる。

【００２４】図４に於けるＡ−Ａ’断面の断面図、及び
Ｂ−Ｂ’断面の断面図を、それぞれ、図５及び図６に示
す。

【００２５】なお、図４に示すＰ型ウエル２及び３は、
列方向（縦方向）に全メモリセル共通でもよいし、バン
クやブロック単位等で複数のメモリセルに対して列方向
に共通でもよいし、更には、１セル毎に、Ｐウエルを分
離してもよい。要は、各メモリセルの一対のドライブト
ランジスタの一方と他方とが、それぞれ、異なるウエル
領域内に形成されておればよいものである。

【００２６】次に、本実施形態のＳＲＡＭの動作につい
て詳細に説明する。

【００２７】まず、メモリセルＭＣ１及びＭＣ２のそれ
ぞれの記憶ノードＮ１１及びＮ２１に低レベルが保持さ
れ、記憶ノードＮ１２及びＮ２２に高レベルが保持され
ている状態を考える。

【００２８】待機状態では、データ線ＤＡＴＡ、ＤＡＴ
ＡＢがＶｃｃレベルで、ワード線ＷＬ１、ＷＬ２が低レ
ベルであるから、アクセストランジスタの抵抗は充分大
きく、オン状態のドライブトランジスタＱ１１及びＱ２
１のオン抵抗より充分大きいので、記憶ノードＮ１１及
びＮ２１の電位は、それぞれ、ドライブトランジスタＱ
１２及びＱ２２のしきい値電圧Ｖｔより充分低いため、
ドライブトランジスタＱ１２及びＱ２２はオフ状態を維
持し、ドライブトランジスタＱ１２及びＱ２２のオフ抵
抗は、アクセストランジスタＱ１４及びＱ２４のオフ抵
抗より充分大きいので、記憶ノードＮ１２及びＮ２２の
電位は、それぞれ、ドライブトランジスタＱ１１及びＱ
２１のしきい値電圧Ｖｔより充分高いため、ドライブト
ランジスタＱ１１及びＱ２１はオン状態を維持する。

【００２９】メモリセルＭＣ１からデータを読み出す場
合は、データ線ＤＡＴＡ、ＤＡＴＡＢがＶｃｃ電位にプ
リチャージされる。次いで、ワード線ＷＬ１が高レベル
になると、アクセストランジスタＱ１３及びＱ１４が導
通し、アクセストランジスタＱ１３とドライブトランジ
スタＱ１１の経路に電流が流れる。ドライブトランジス
タＱ１２は非導通であり、したがって、アクセストラン
ジスタＱ１４とドライブトランジスタＱ１２の経路には
電流が流れない。この電流差を検知することによって、
データを読み出すことができる。

【００３０】メモリセルＭＣ１にデータ”１”を書き込
む、すなわち、記憶ノードＮ１１に高レベルを書き込む
場合には、データ線ＤＡＴＡ、ＤＡＴＡＢがＶｃｃの電
位で、ワード線ＷＬ１が高レベルになると、アクセスト
ランジスタＱ１３及びＱ１４の抵抗は下がるが、ドライ
ブトランジスタＱ１１のオン抵抗の方が充分小さいの
で、記憶ノードＮ１１の電位は、ドライブトランジスタ
Ｑ１２のしきい値電圧Ｖｔより充分低いため、ドライブ
トランジスタＱ１２はオフ状態を維持し、ドライブトラ
ンジスタＱ１２のオフ抵抗は、アクセストランジスタＱ
１４のオン抵抗より充分大きいので、記憶ノードＮ１２
の電位は、ドライブトランジスタＱ１１のしきい値電圧
Ｖｔより充分高くなるため、ドライブトランジスタＱ１
１はオン状態を維持する。

【００３１】ここで、ドライブトランジスタＱ１２のウ
エル電位ＢＧ’が、ドライブトランジスタＱ１１のウエ
ル電位ＢＧより上昇し、ドライブトランジスタＱ１２の
しきい値電圧Ｖｔが充分に低下すると、記憶ノードＮ１
１の電位はドライブトランジスタＱ１２のしきい値電圧
Ｖｔより高くなり、ドライブトランジスタＱ１２はオン
状態に移行する。ドライブトランジスタＱ１２のオン抵
抗がアクセストランジスタＱ１４のオン抵抗より充分小
さくなると、記憶ノードＮ１２の電位は、ドライブトラ
ンジスタＱ１１のしきい値電圧Ｖｔより低くなり、ドラ
イブトランジスタＱ１１はオフ状態に移行する。これに
より、記憶ノードＮ１１は高レベル、記憶ノードＮ１２
は低レベルとなり、データ”１”の書き込みが行われ
る。

【００３２】上記の書き込み方法に於いては、データ線
ＤＡＴＡ、ＤＡＴＡＢの電位を共にＶｃｃとしている
が、データ線ＤＡＴＡＢに中間電位Ｖｍ（ＧＮＤ＜Ｖｍ
＜Ｖｃｃ）を供給する構成とすることにより、記憶ノー
ドＮ１２の電位が更に下がり、ドライブトランジスタＱ
１１のオフ状態への移行を、より速やかに行わせること
が可能となるので、書き込み時間の短縮化を図ることが
できるものである。

【００３３】メモリセルＭＣ１にデータ”１”が書き込
まれる場合のメモリセルＭＣ２は非選択であるから、デ
ータ線ＤＡＴＡ、ＤＡＴＡＢの電位がＶｃｃで、ワード
線ＷＬ２が低レベルであると、アクセストランジスタＱ
２３及びＱ２４の抵抗は充分大きく、オン状態のドライ
ブトランジスタＱ２１のオン抵抗より充分大きいので、
記憶ノードＮ２１の電位は、ドライブトランジスタＱ２
２のしきい値電圧Ｖｔより充分低いため、ドライブトラ
ンジスタＱ２２はオフ状態を維持し、ドライブトランジ
スタＱ２２のオフ抵抗はアクセストランジスタＱ２４の
オフ抵抗より充分大きいので、記憶ノードＮ２２の電位
は、ドライブトランジスタＱ２１のしきい値電圧Ｖｔよ
り充分高いため、ドライブトランジスタＱ２１はオン状
態を維持する。

【００３４】ここで、ドライブトランジスタＱ２２のウ
エル電位ＢＧ’が、ドライブトランジスタＱ２１のウエ
ル電位ＢＧより上昇し、ドライブトランジスタＱ２２の
しきい値電圧Ｖｔが低下しても、メモリセルＭＣ１のア
クセストランジスタＱ１３のオン抵抗より、アクセスト
ランジスタＱ２３のオフ抵抗の方が充分大きいので、記
憶ノードＮ２１の電位は、記憶ノードＮ１１より高くは
ならず、ドライブトランジスタＱ２２はオフ状態を維持
する。ドライブトランジスタＱ２２のオフ抵抗が、アク
セストランジスタＱ２４のオフ抵抗より充分大きいの
で、記憶ノードＮ２２の電位はドライブトランジスタＱ
２１のしきい値電圧Ｖｔより高くなり、ドライブトラン
ジスタＱ２１はオン状態を維持する。

【００３５】この場合、データ線ＤＡＴＡＢの電位がＶ
ｃｃより低下しても、ドライブトランジスタＱ２２のオ
フ抵抗がアクセストランジスタＱ２４のオフ抵抗より十
分大きいので、記憶ノードＮ２２の電位は、ドライブト
ランジスタＱ２１のしきい値電圧Ｖｔより高く、ドライ
ブトランジスタＱ２１はオン状態を維持する。

【００３６】なお、上記ウエルは、シャロージャンクシ
ョンプロセス、或いは、バルクトランジスタのウエル領
域に相当するボディ領域をトランジスタ毎に分離できる
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
プロセスにより形成すると、基板との接合容量が小さく
なり、ウエル（ボディ）電位を短時間に変化させやすく
なるものである。

【００３７】

【発明の効果】以上詳細に説明したように、本発明の半
導体記憶装置によれば、一対のドライブトランジスタの
うち、導通状態にされる側のトランジスタを含む領域に
与える電圧を、非導通状態にされる側のトランジスタを
含む領域に与える電圧よりも高くすることにより、メモ
リセルへデータを書き込むので、非選択メモリセルのデ
ータ化けを考慮することなく、最適の書き込み時間を設
定することができるものであり、書き込み時間に対する
制約の無い極めて有用な半導体記憶装置を提供すること
ができるものである。

【図面の簡単な説明】

【図１】本発明の一実施形態の回路図である。

【図２】本発明の前提となるＳＲＡＭの回路図である。

【図３】従来の一般的なＳＲＡＭの回路図である。

【図４】図１に示す実施形態の平面パターン図である。

【図５】図４に於けるＡ−Ａ’断面の断面図である。

【図６】同Ｂ−Ｂ’断面の断面図である。

【符号の説明】

ＭＣ１、ＭＣ２ メモリセ
ル Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２ ドライブ
トランジスタ Ｑ１３、Ｑ１４、Ｑ２３、Ｑ２４ アクセス
トランジスタ Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２ 記憶ノー
ド ＷＬ１、ＷＬ２ ワード線 ＤＡＴＡ、ＤＡＴＡＢ データ線 １ Ｎ型半導
体基板 ２、３ Ｐ型ウエ
ル ＢＧ、ＢＧ’ ウエル電
位

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に形成された複数のメモリセル
   と、各メモリセルにそれぞれ接続された複数のワード線
   及び各メモリセルにそれぞれ接続されたデータ線対とを
   備えた半導体記憶装置であって、前記各メモリセルが、対応する前記データ線対の各デー
   タ線にそれぞれ接続されるように前記基板上に形成され
   た一対のドライブトランジスタと、各ドライブトランジ
   スタにそれぞれ接続されるように、前記基板上における
   前記各ドライブトランジスタの上方の薄膜トランジスタ
   によってそれぞれ形成された一対のアクセストランジス
   タとをそれぞれ有し、 前記ドライブトランジスタの一方が、前記基板における
   第１のウエル領域に形成され、前記ドライブトランジス
   タの他方が、該第１のウエル領域と同じ導電型であっ
   て、該第１のウエル領域とは電気的に分離された第２ウ
   エルに形成されている ことを特徴とする半導体記憶装
   置。
2. 【請求項２】 上記メモリセルへのデータ書き込み時
   に、上記一対のドライブトランジスタのうち、導通状態
   にされる一方のトランジスタが形成されるウエル領域に
   与える電圧を、非導通状態にされる他方のトランジスタ
   が形成されるウエル領域に与える電圧より高くすること
   を特徴とする、請求項１に記載の半導体記憶装置。
3. 【請求項３】 上記メモリセルへのデータ書き込み時
   に、上記一対のドライブトランジスタのうち、導通状態
   にされる一方のトランジスタに接続される一方の記憶ノ
   ードが上記アクセストランジスタを介して結合される一
   方のデータ線に、他方のデータ線より低い中間電圧を与
   えることを特徴とする、請求項２に記載の半導体記憶装
   置。