JPH06283689A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06283689A JPH06283689A JP6834493A JP6834493A JPH06283689A JP H06283689 A JPH06283689 A JP H06283689A JP 6834493 A JP6834493 A JP 6834493A JP 6834493 A JP6834493 A JP 6834493A JP H06283689 A JPH06283689 A JP H06283689A
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Abstract
(57)【要約】
【目的】 メモリセル領域のビット線の抵抗を下げて高
速動作を可能にする。 【構成】 P型のシリコン基板10の表面部分には、一
方の側で2列おきに接続導電領域12によって接続され
る複数のN型の導電領域11が配列され、さらに接続導
電領域12に隣接して補助導電領域12が配置される。
導電領域11上には複数のゲート電極15が導電領域1
1に交差して配置され、同様に、接続導電領域12と補
助導電領域13との間に跨るようにして選択ゲート電極
16が配置される。そして、各補助導電領域13と対応
するように複数のアルミニウム配線18が導電領域11
と並行して配列され、このアルミニウム配線18が補助
導電領域13に接続される。補助導電領域12は、選択
ゲート電極16の作用により導電領域11に接続され、
これにより、導電領域11がビット線となるアルミニウ
ム配線18に選択的に接続される。
速動作を可能にする。 【構成】 P型のシリコン基板10の表面部分には、一
方の側で2列おきに接続導電領域12によって接続され
る複数のN型の導電領域11が配列され、さらに接続導
電領域12に隣接して補助導電領域12が配置される。
導電領域11上には複数のゲート電極15が導電領域1
1に交差して配置され、同様に、接続導電領域12と補
助導電領域13との間に跨るようにして選択ゲート電極
16が配置される。そして、各補助導電領域13と対応
するように複数のアルミニウム配線18が導電領域11
と並行して配列され、このアルミニウム配線18が補助
導電領域13に接続される。補助導電領域12は、選択
ゲート電極16の作用により導電領域11に接続され、
これにより、導電領域11がビット線となるアルミニウ
ム配線18に選択的に接続される。
Description
【0001】
【産業上の利用分野】本発明は、半導体メモリ装置、特
に読み出し専用メモリ(Read Only Memory)のメモリセ
ルの構造に関する。
に読み出し専用メモリ(Read Only Memory)のメモリセ
ルの構造に関する。
【0002】
【従来の技術】マスクROM等の読み出し専用メモリに
おいては、行列配置された複数のメモリセルに対応し、
複数のビット線及びワード線が互いに交差するように配
列される。一般に、ROMの場合には、1つのメモリセ
ルに1つのMOSトランジスタが対応付けられ、アドレ
スデータに基づいて指定されるトランジスタがオンする
か否かによってデータの判定を行うように構成される。
このような読み出し専用メモリでは、例えば特開平3−
179775号公報に開示されているように、メモリセ
ルどうしを分離する分離領域がなく、ビット線を拡散層
により構成したフラットセルと称される構造が提案され
ている。
おいては、行列配置された複数のメモリセルに対応し、
複数のビット線及びワード線が互いに交差するように配
列される。一般に、ROMの場合には、1つのメモリセ
ルに1つのMOSトランジスタが対応付けられ、アドレ
スデータに基づいて指定されるトランジスタがオンする
か否かによってデータの判定を行うように構成される。
このような読み出し専用メモリでは、例えば特開平3−
179775号公報に開示されているように、メモリセ
ルどうしを分離する分離領域がなく、ビット線を拡散層
により構成したフラットセルと称される構造が提案され
ている。
【0003】図5は、従来のNOR型マスクROMのメ
モリセル部分の平面図で、図6は、そのX−X線の断面
図である。P型の導電型を示すシリコン基板1の表面部
分には、ビット線となるN型の不純物が拡散された複数
の導電領域2が一定の間隔をおいて互いに並行に配列さ
れる。この導電領域2は、N型の不純物イオン、例えば
ヒ素(As)イオンを注入して形成され、メモリセルを
成すトランジスタのソース、ドレインとして働くように
構成される。導電領域2が形成されたシリコン基板1上
には、ワード線となる複数のゲート電極3が、ゲート絶
縁膜4を介して導電領域2と交差するように配列され、
導電領域2とでNチャンネル型のMOSトランジスタT
を構成する。そして、このトランジスタTのチャネル領
域(ゲート電極3の下の基板領域)には、書き込みデー
タと対応付けて選択的にP型の不純物を高濃度に注入す
る不純物注入領域5が形成される。これにより、特定の
トランジスタTの閾値電圧を変動させることができるた
め、各トランジスタTの動作特性の違いに対応付けたデ
ータの記憶が可能になる。
モリセル部分の平面図で、図6は、そのX−X線の断面
図である。P型の導電型を示すシリコン基板1の表面部
分には、ビット線となるN型の不純物が拡散された複数
の導電領域2が一定の間隔をおいて互いに並行に配列さ
れる。この導電領域2は、N型の不純物イオン、例えば
ヒ素(As)イオンを注入して形成され、メモリセルを
成すトランジスタのソース、ドレインとして働くように
構成される。導電領域2が形成されたシリコン基板1上
には、ワード線となる複数のゲート電極3が、ゲート絶
縁膜4を介して導電領域2と交差するように配列され、
導電領域2とでNチャンネル型のMOSトランジスタT
を構成する。そして、このトランジスタTのチャネル領
域(ゲート電極3の下の基板領域)には、書き込みデー
タと対応付けて選択的にP型の不純物を高濃度に注入す
る不純物注入領域5が形成される。これにより、特定の
トランジスタTの閾値電圧を変動させることができるた
め、各トランジスタTの動作特性の違いに対応付けたデ
ータの記憶が可能になる。
【0004】図7は、図6に示すメモリセルの回路図
で、図8は、トランジスタの動作を表す特性図である。
メモリセルを成すトランジスタTは、導電領域2及びゲ
ート電極3より構成されるもので、行毎に連続するゲー
ト電極3がワード線WLとなると共に、列毎に連続する
導電領域2が2種類のビット線BLH、BLLとなる。こ
れらのビット線BLH、BLLは、各列毎交互に割り当て
られており、それぞれのビット線BLH、BLLには、選
択状態のときに電源電位及び接地電位がそれぞれ印加さ
れることになる。
で、図8は、トランジスタの動作を表す特性図である。
メモリセルを成すトランジスタTは、導電領域2及びゲ
ート電極3より構成されるもので、行毎に連続するゲー
ト電極3がワード線WLとなると共に、列毎に連続する
導電領域2が2種類のビット線BLH、BLLとなる。こ
れらのビット線BLH、BLLは、各列毎交互に割り当て
られており、それぞれのビット線BLH、BLLには、選
択状態のときに電源電位及び接地電位がそれぞれ印加さ
れることになる。
【0005】通常、各トランジスタTの閾値電圧V
T1は、図8に示すように、メモリセルを選択状態とする
ときにワード線WL(ゲート電極3)に印加する電圧V
1より低く設定され、選択状態のときには、ソース−ド
レイン間に電流I1が流れる。そこで、チャンネル領域
への不純物の注入が成されると、図8に示すように、そ
のトランジスタTの動作特性が図面右側へシフトし、そ
のときの閾値電圧VT2が電圧V1より高くなるため、ト
ランジスタTが選択状態となってもソース−ドレイン間
に電流は流れない。即ち、不純物注入領域5が形成され
ていないトランジスタTについては、隣り合う導電領域
2の間に所定の電位差を与えた状態で、ゲート電極3に
電圧V1を印加するとオン状態となって電流が流れるの
に対し、不純物注入領域5が形成されたトランジスタT
については、ゲート電極3に電圧V1を印加してもハイ
レベルとしてもオン状態とならず電流は流れない。この
ため、「1」及び「0」のデータと対応付けるようにし
て所望のアドレスのトランジスタTのチャネル領域に選
択的に形成される不純物領域5の有無がアドレスデータ
に対応して活性化される一対の導電領域2の間に流れる
電流の検出によって判定される。
T1は、図8に示すように、メモリセルを選択状態とする
ときにワード線WL(ゲート電極3)に印加する電圧V
1より低く設定され、選択状態のときには、ソース−ド
レイン間に電流I1が流れる。そこで、チャンネル領域
への不純物の注入が成されると、図8に示すように、そ
のトランジスタTの動作特性が図面右側へシフトし、そ
のときの閾値電圧VT2が電圧V1より高くなるため、ト
ランジスタTが選択状態となってもソース−ドレイン間
に電流は流れない。即ち、不純物注入領域5が形成され
ていないトランジスタTについては、隣り合う導電領域
2の間に所定の電位差を与えた状態で、ゲート電極3に
電圧V1を印加するとオン状態となって電流が流れるの
に対し、不純物注入領域5が形成されたトランジスタT
については、ゲート電極3に電圧V1を印加してもハイ
レベルとしてもオン状態とならず電流は流れない。この
ため、「1」及び「0」のデータと対応付けるようにし
て所望のアドレスのトランジスタTのチャネル領域に選
択的に形成される不純物領域5の有無がアドレスデータ
に対応して活性化される一対の導電領域2の間に流れる
電流の検出によって判定される。
【0006】
【発明が解決しようとする課題】以上のメモリ装置にお
いては、メモリセルを構成するトランジスタの間にLO
COS等の分離領域がなく、メモリセルのサイズを小さ
くできるため、メモリ容量の増大に適している。しかし
ながら、ビット線をシリコン基板1にN型の不純物を拡
散して形成した導電領域2により構成するため、ビット
線自体の抵抗値や寄生容量が大きくなり、高速動作に対
応できないといった問題を有している。特に、メモリセ
ルの容量が大きくなると、ビット線が長くなるため、ビ
ット線の抵抗及び容量の低減が高速動作を実現するため
の課題となっている。
いては、メモリセルを構成するトランジスタの間にLO
COS等の分離領域がなく、メモリセルのサイズを小さ
くできるため、メモリ容量の増大に適している。しかし
ながら、ビット線をシリコン基板1にN型の不純物を拡
散して形成した導電領域2により構成するため、ビット
線自体の抵抗値や寄生容量が大きくなり、高速動作に対
応できないといった問題を有している。特に、メモリセ
ルの容量が大きくなると、ビット線が長くなるため、ビ
ット線の抵抗及び容量の低減が高速動作を実現するため
の課題となっている。
【0007】そこで本発明は、ビット線の抵抗値及び寄
生容量を小さくし、動作速度の低下を防止しながらメモ
リセルの容量を拡大することを目的とする。
生容量を小さくし、動作速度の低下を防止しながらメモ
リセルの容量を拡大することを目的とする。
【0008】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の表面近
傍に互いに一定の間隔を空けて平行に配列される逆導電
型の複数列の導電領域と、2列を挟んで対を成す上記導
電領域を一方の端部で互いに接続する接続導電領域と、
この接続導電領域のそれぞれに隣接して配置される島状
の補助導電領域と、上記導電領域と交差して上記半導体
基板上に互いに平行に配列される複数本の第1のゲート
電極と、上記接続導電領域と上記補助導電領域との間に
跨って上記半導体基板上に配列される第2のゲート電極
と、上記補助導電領域と対応して上記第1及び第2のゲ
ート電極上に配列され、それぞれ上記補助導電領域に電
気的に接続される導電線と、を備え、上記導電領域と上
記第1のゲート電極とが形成するトランジスタの閾値電
圧を所定のデータと対応付けて選択的に変動させること
にある。
解決するためになされたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の表面近
傍に互いに一定の間隔を空けて平行に配列される逆導電
型の複数列の導電領域と、2列を挟んで対を成す上記導
電領域を一方の端部で互いに接続する接続導電領域と、
この接続導電領域のそれぞれに隣接して配置される島状
の補助導電領域と、上記導電領域と交差して上記半導体
基板上に互いに平行に配列される複数本の第1のゲート
電極と、上記接続導電領域と上記補助導電領域との間に
跨って上記半導体基板上に配列される第2のゲート電極
と、上記補助導電領域と対応して上記第1及び第2のゲ
ート電極上に配列され、それぞれ上記補助導電領域に電
気的に接続される導電線と、を備え、上記導電領域と上
記第1のゲート電極とが形成するトランジスタの閾値電
圧を所定のデータと対応付けて選択的に変動させること
にある。
【0009】
【作用】本発明によれば、ビット線となる導電線に複数
の導電領域を対応付け、これらの導電領域をアドレスデ
ータに従って選択的に導電線に接続させることができる
ため、ビット線の抵抗値及び寄生容量を低減できる。こ
れにより、アドレスデータに応じて指定されるトランジ
スタに導電線から導電領域を通して電流が流れ易くな
り、アクセス時間が短縮される。
の導電領域を対応付け、これらの導電領域をアドレスデ
ータに従って選択的に導電線に接続させることができる
ため、ビット線の抵抗値及び寄生容量を低減できる。こ
れにより、アドレスデータに応じて指定されるトランジ
スタに導電線から導電領域を通して電流が流れ易くな
り、アクセス時間が短縮される。
【0010】
【実施例】図1は、本発明の半導体メモリ装置のメモリ
セル部分の平面図で、図2及び図3は、それぞれX−X
線及びY−Y線の断面図である。P型のシリコン基板1
0の表面部分には、メモリセルトランジスタのソースあ
るいはドレインとして働く複数のN型の導電領域11が
一定の間隔をおいて互いに並行に配列される。この導電
領域11は、メモリセル領域を横切るようにして配置さ
れ、それぞれ2列おきに一方の端部がN型の接続導電領
域12に連続することでU字状に接続される。また各接
続導電領域12の外周には、独立したN型の補助導電領
域13が接続導電領域12から一定の距離だけ離れて配
置される。これら各導電領域11、12、13が形成さ
れたシリコン基板10上には、ゲート絶縁膜14を介し
て、多結晶シリコンからなる複数のゲート電極15が導
電領域11と交差して互いに平行に配列される。このゲ
ート電極15は、ワード線となるもので、行アドレスデ
ータにより指定される列に選択的に所定の電圧が与えら
れる。また、これらのゲート電極15の両側には、同様
に多結晶シリコンからなる選択ゲート電極16が、接続
導電領域12と補助導電領域13とに跨るようにそれぞ
れ配列される。これにより、選択ゲート電極16をゲー
トとし、接続導電領域12及び補助導電領域13をソー
ス及びドレインとする選択トランジスタT2が形成され
る。この選択トランジスタT2については、導電領域1
1の一方の側で4列毎に設けられることになるため、補
助導電領域13の大きさ次第でゲート幅を広く設定で
き、抵抗値を十分に小さく設定することができる。尚、
これらの選択トランジスタT2では、隣り合うものが共
通のゲート電極で駆動されることから、互いの導電領域
11間の導通を防止するように各選択トランジスタT2
の間にP型の不純物領域19が形成される。
セル部分の平面図で、図2及び図3は、それぞれX−X
線及びY−Y線の断面図である。P型のシリコン基板1
0の表面部分には、メモリセルトランジスタのソースあ
るいはドレインとして働く複数のN型の導電領域11が
一定の間隔をおいて互いに並行に配列される。この導電
領域11は、メモリセル領域を横切るようにして配置さ
れ、それぞれ2列おきに一方の端部がN型の接続導電領
域12に連続することでU字状に接続される。また各接
続導電領域12の外周には、独立したN型の補助導電領
域13が接続導電領域12から一定の距離だけ離れて配
置される。これら各導電領域11、12、13が形成さ
れたシリコン基板10上には、ゲート絶縁膜14を介し
て、多結晶シリコンからなる複数のゲート電極15が導
電領域11と交差して互いに平行に配列される。このゲ
ート電極15は、ワード線となるもので、行アドレスデ
ータにより指定される列に選択的に所定の電圧が与えら
れる。また、これらのゲート電極15の両側には、同様
に多結晶シリコンからなる選択ゲート電極16が、接続
導電領域12と補助導電領域13とに跨るようにそれぞ
れ配列される。これにより、選択ゲート電極16をゲー
トとし、接続導電領域12及び補助導電領域13をソー
ス及びドレインとする選択トランジスタT2が形成され
る。この選択トランジスタT2については、導電領域1
1の一方の側で4列毎に設けられることになるため、補
助導電領域13の大きさ次第でゲート幅を広く設定で
き、抵抗値を十分に小さく設定することができる。尚、
これらの選択トランジスタT2では、隣り合うものが共
通のゲート電極で駆動されることから、互いの導電領域
11間の導通を防止するように各選択トランジスタT2
の間にP型の不純物領域19が形成される。
【0011】そして、これらゲート電極15及び選択ゲ
ート電極16上には、層間絶縁膜17を介し、ビット線
となるアルミニウム配線18が導電領域11と並行に配
列される。このアルミニウム配線18は、各補助導電領
域13と対応付けられ、それぞれコンタクトホール20
を通して補助導電領域13に電気的に接続される。従っ
て、各導電領域11は、選択ゲート電極16のオン/オ
フ制御によって選択的に補助導電領域12と接続され、
アルミニウム配線18に与えられる電圧を接続導電領域
12及び補助導電領域13を通して受ける。
ート電極16上には、層間絶縁膜17を介し、ビット線
となるアルミニウム配線18が導電領域11と並行に配
列される。このアルミニウム配線18は、各補助導電領
域13と対応付けられ、それぞれコンタクトホール20
を通して補助導電領域13に電気的に接続される。従っ
て、各導電領域11は、選択ゲート電極16のオン/オ
フ制御によって選択的に補助導電領域12と接続され、
アルミニウム配線18に与えられる電圧を接続導電領域
12及び補助導電領域13を通して受ける。
【0012】導電領域11上にゲート電極15が配列さ
れるメモリセル領域については、図5と同一構造を有し
ており、ゲート電極15をゲートとし、導電領域11を
ソース及びドレインとするトランジスタT1が構成され
る。そして、メモリセルに記憶させるデータに対応する
ように、トランジスタTのチャネル領域に選択的にP型
の不純物注入領域21が形成される。
れるメモリセル領域については、図5と同一構造を有し
ており、ゲート電極15をゲートとし、導電領域11を
ソース及びドレインとするトランジスタT1が構成され
る。そして、メモリセルに記憶させるデータに対応する
ように、トランジスタTのチャネル領域に選択的にP型
の不純物注入領域21が形成される。
【0013】図4は、メモリセルの回路図で、図1と対
応している。各メモリセルを構成するトランジスタT1
では、行毎に連続するゲート電極15がワード線WLを
成し、行アドレスデータに基づく選択信号によって選択
的に活性化される。同様にして、選択トランジスタT2
は、ゲート電極15の両側で各選択ゲート電極16が共
通となっており、この選択ゲート電極16が選択制御線
SLを成している。そしてアルミニウム配線18は、主
ビット線BLを成し、列アドレスデータに基づく選択信
号を受けて選択的に活性化される。即ち、アドレスデー
タに対応して2本のアルミ配線18を指定して電源電位
及び接地電位をそれぞれに印加すると共に、指定される
アルミ配線18に接続される選択トランジスタT2をオ
ンして導電領域11をアルミ配線18に接続すると、隣
り合う2列の導電領域11が選択的に活性化される。こ
こで、各アルミニウム配線18については、選択状態の
ときに印加される電圧が電源電圧または接地電圧の何れ
かに固定されておらず、選択するビット線BLの組み合
わせによって電源電圧と接地電圧とを切り換えるように
している。
応している。各メモリセルを構成するトランジスタT1
では、行毎に連続するゲート電極15がワード線WLを
成し、行アドレスデータに基づく選択信号によって選択
的に活性化される。同様にして、選択トランジスタT2
は、ゲート電極15の両側で各選択ゲート電極16が共
通となっており、この選択ゲート電極16が選択制御線
SLを成している。そしてアルミニウム配線18は、主
ビット線BLを成し、列アドレスデータに基づく選択信
号を受けて選択的に活性化される。即ち、アドレスデー
タに対応して2本のアルミ配線18を指定して電源電位
及び接地電位をそれぞれに印加すると共に、指定される
アルミ配線18に接続される選択トランジスタT2をオ
ンして導電領域11をアルミ配線18に接続すると、隣
り合う2列の導電領域11が選択的に活性化される。こ
こで、各アルミニウム配線18については、選択状態の
ときに印加される電圧が電源電圧または接地電圧の何れ
かに固定されておらず、選択するビット線BLの組み合
わせによって電源電圧と接地電圧とを切り換えるように
している。
【0014】このメモリセルの選択動作を説明するに、
例えば、各導電領域11を図面左側から順にa、b、・
・・f、アルミニウム配線18を同じくA、B、C、D
とする。そこでB及びCを選択してBに電源電圧、Cに
接地電圧を印加すると、a及びdが電源電圧、c及びf
が接地電圧となり、c、dの間の1列のトランジスタT
1が選択されたことになる。このとき、AおよびBには
電源電圧が与えられてb及びeが電源電位となるため、
c及びdと同時にa及びfが選択状態となったとして
も、a、cあるいはd、fからb、eに電流が流れるこ
とはなく、a及びdの間のトランジスタT1またはe及
びfの間のトランジスタT1が選択されることにはなら
ない。同様にして、B及びDを選択してBに電源電圧、
Dに接地電圧を印加すると、dが電源電圧、eが接地電
圧となり、d、eの間のトランジスタT1が選択され
る。このようにビット線BLの選択は、隣り合った一
対、または間に1本おいた一対の何れかで行われる。従
って、導電領域11の選択とゲート電極15の選択との
組み合わせにより、行列配置されるトランジスタT1の
中の1つがアドレスデータに応じて指定され、このとき
のMOSトランジスタT1のオン/オフによる導電領域
11の電位変動がアルミ配線17に選択的に接続される
センスアンプにより判定される。
例えば、各導電領域11を図面左側から順にa、b、・
・・f、アルミニウム配線18を同じくA、B、C、D
とする。そこでB及びCを選択してBに電源電圧、Cに
接地電圧を印加すると、a及びdが電源電圧、c及びf
が接地電圧となり、c、dの間の1列のトランジスタT
1が選択されたことになる。このとき、AおよびBには
電源電圧が与えられてb及びeが電源電位となるため、
c及びdと同時にa及びfが選択状態となったとして
も、a、cあるいはd、fからb、eに電流が流れるこ
とはなく、a及びdの間のトランジスタT1またはe及
びfの間のトランジスタT1が選択されることにはなら
ない。同様にして、B及びDを選択してBに電源電圧、
Dに接地電圧を印加すると、dが電源電圧、eが接地電
圧となり、d、eの間のトランジスタT1が選択され
る。このようにビット線BLの選択は、隣り合った一
対、または間に1本おいた一対の何れかで行われる。従
って、導電領域11の選択とゲート電極15の選択との
組み合わせにより、行列配置されるトランジスタT1の
中の1つがアドレスデータに応じて指定され、このとき
のMOSトランジスタT1のオン/オフによる導電領域
11の電位変動がアルミ配線17に選択的に接続される
センスアンプにより判定される。
【0015】以上のメモリセルについては、複数のブロ
ックをアルミニウム配線18に沿って設け、選択トラン
ジスタT2の選択動作によりブロック選択を行うように
することもできる。この場合には、非選択ブロックの選
択トランジスタT2が全てオフ状態に固定されることに
なる。
ックをアルミニウム配線18に沿って設け、選択トラン
ジスタT2の選択動作によりブロック選択を行うように
することもできる。この場合には、非選択ブロックの選
択トランジスタT2が全てオフ状態に固定されることに
なる。
【0016】
【発明の効果】本発明によれば、導電領域の長さの短縮
による抵抗値の低減及び、選択トランジスタの抵抗の低
減により、データの判定期間が短縮されるため、高速動
作に対応できるようになる。また、ビット線に導電領域
を選択的に接続する選択トランジスタをメモリセルのブ
ロック選択用としても利用することで、選択用のトラン
ジスタの数の増加を最小限に抑えることができる。さら
に、その選択トランジスタについて、ゲート幅を広くで
きるため、抵抗値を低く設定でき、導電領域の抵抗値低
減の効果を妨げることはない。
による抵抗値の低減及び、選択トランジスタの抵抗の低
減により、データの判定期間が短縮されるため、高速動
作に対応できるようになる。また、ビット線に導電領域
を選択的に接続する選択トランジスタをメモリセルのブ
ロック選択用としても利用することで、選択用のトラン
ジスタの数の増加を最小限に抑えることができる。さら
に、その選択トランジスタについて、ゲート幅を広くで
きるため、抵抗値を低く設定でき、導電領域の抵抗値低
減の効果を妨げることはない。
【図1】本発明の半導体メモリ装置のメモリセルの一部
を示す平面図である。
を示す平面図である。
【図2】図1のメモリセルの断面図である。
【図3】図1のメモリセルの断面図である。
【図4】図1のメモリセルの回路図である。
【図5】従来の半導体メモリ装置のメモリセルの一部を
示す平面図である。
示す平面図である。
【図6】図5のメモリセルの断面図である。
【図7】図5のメモリセルの回路図である。
【図8】メモリセルを構成するトランジスタの特性図で
ある。
ある。
1、10 シリコン基板 2、11 導電領域 3、15 ゲート電極 4、14 ゲート絶縁膜 5、20 不純物注入領域 12 接続導電領域 13 補助導電領域 16 選択ゲート電極 17 層間絶縁膜 18 アルミ配線 19 コンタクトホール T1、T2 トランジスタ BL ビット線 WL ワード線
Claims (2)
- 【請求項1】 一導電型の半導体基板と、この半導体基
板の表面近傍に互いに一定の間隔を空けて平行に配列さ
れる逆導電型の複数列の導電領域と、2列を挟んで対を
成す上記導電領域を一方の端部で互いに接続する接続導
電領域と、この接続導電領域のそれぞれに隣接して配置
される島状の補助導電領域と、上記導電領域と交差して
上記半導体基板上に互いに平行に配列される複数本の第
1のゲート電極と、上記接続導電領域と上記補助導電領
域との間に跨って上記半導体基板上に配列される第2の
ゲート電極と、上記補助導電領域と対応して上記第1及
び第2のゲート電極上に配列され、それぞれ上記補助導
電領域に電気的に接続される導電線と、を備え、上記導
電領域と上記第1のゲート電極とが形成するトランジス
タの閾値電圧を所定のデータと対応付けて選択的に変動
させることを特徴とする半導体メモリ装置。 - 【請求項2】 行アドレスデータに応じて上記第1のゲ
ート電極に選択的に電圧を与えて活性化すると共に、列
アドレスデータに応じて上記第2のゲート電極に所定の
電圧を与えて上記接続導電領域と上記補助導電領域との
間を導通状態とし、上記導電線から上記補助導電領域を
介して上記導電領域に選択的に電圧を与えて上記導電領
域を活性化することを特徴とする請求項1記載の半導体
メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6834493A JPH06283689A (ja) | 1993-03-26 | 1993-03-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6834493A JPH06283689A (ja) | 1993-03-26 | 1993-03-26 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06283689A true JPH06283689A (ja) | 1994-10-07 |
Family
ID=13371131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6834493A Pending JPH06283689A (ja) | 1993-03-26 | 1993-03-26 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06283689A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003258135A (ja) * | 2001-12-26 | 2003-09-12 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
-
1993
- 1993-03-26 JP JP6834493A patent/JPH06283689A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003258135A (ja) * | 2001-12-26 | 2003-09-12 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
US6788562B2 (en) | 2001-12-26 | 2004-09-07 | Nec Electronics Corporation | Semiconductor memory device and write/readout controlling method error correction code decoding device |
JP4596729B2 (ja) * | 2001-12-26 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及び書き込みと読み出しの制御方法 |
JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
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