JPH06283689A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06283689A JPH06283689A JP6834493A JP6834493A JPH06283689A JP H06283689 A JPH06283689 A JP H06283689A JP 6834493 A JP6834493 A JP 6834493A JP 6834493 A JP6834493 A JP 6834493A JP H06283689 A JPH06283689 A JP H06283689A
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Abstract
(57)【要約】
【目的】 メモリセル領域のビット線の抵抗を下げて高
速動作を可能にする。 【構成】 Ｐ型のシリコン基板１０の表面部分には、一
方の側で２列おきに接続導電領域１２によって接続され
る複数のＮ型の導電領域１１が配列され、さらに接続導
電領域１２に隣接して補助導電領域１２が配置される。
導電領域１１上には複数のゲート電極１５が導電領域１
１に交差して配置され、同様に、接続導電領域１２と補
助導電領域１３との間に跨るようにして選択ゲート電極
１６が配置される。そして、各補助導電領域１３と対応
するように複数のアルミニウム配線１８が導電領域１１
と並行して配列され、このアルミニウム配線１８が補助
導電領域１３に接続される。補助導電領域１２は、選択
ゲート電極１６の作用により導電領域１１に接続され、
これにより、導電領域１１がビット線となるアルミニウ
ム配線１８に選択的に接続される。
速動作を可能にする。 【構成】 Ｐ型のシリコン基板１０の表面部分には、一
方の側で２列おきに接続導電領域１２によって接続され
る複数のＮ型の導電領域１１が配列され、さらに接続導
電領域１２に隣接して補助導電領域１２が配置される。
導電領域１１上には複数のゲート電極１５が導電領域１
１に交差して配置され、同様に、接続導電領域１２と補
助導電領域１３との間に跨るようにして選択ゲート電極
１６が配置される。そして、各補助導電領域１３と対応
するように複数のアルミニウム配線１８が導電領域１１
と並行して配列され、このアルミニウム配線１８が補助
導電領域１３に接続される。補助導電領域１２は、選択
ゲート電極１６の作用により導電領域１１に接続され、
これにより、導電領域１１がビット線となるアルミニウ
ム配線１８に選択的に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、特
に読み出し専用メモリ（Read Only Memory）のメモリセ
ルの構造に関する。
に読み出し専用メモリ（Read Only Memory）のメモリセ
ルの構造に関する。
【０００２】
【従来の技術】マスクＲＯＭ等の読み出し専用メモリに
おいては、行列配置された複数のメモリセルに対応し、
複数のビット線及びワード線が互いに交差するように配
列される。一般に、ＲＯＭの場合には、１つのメモリセ
ルに１つのＭＯＳトランジスタが対応付けられ、アドレ
スデータに基づいて指定されるトランジスタがオンする
か否かによってデータの判定を行うように構成される。
このような読み出し専用メモリでは、例えば特開平３−
１７９７７５号公報に開示されているように、メモリセ
ルどうしを分離する分離領域がなく、ビット線を拡散層
により構成したフラットセルと称される構造が提案され
ている。
おいては、行列配置された複数のメモリセルに対応し、
複数のビット線及びワード線が互いに交差するように配
列される。一般に、ＲＯＭの場合には、１つのメモリセ
ルに１つのＭＯＳトランジスタが対応付けられ、アドレ
スデータに基づいて指定されるトランジスタがオンする
か否かによってデータの判定を行うように構成される。
このような読み出し専用メモリでは、例えば特開平３−
１７９７７５号公報に開示されているように、メモリセ
ルどうしを分離する分離領域がなく、ビット線を拡散層
により構成したフラットセルと称される構造が提案され
ている。
【０００３】図５は、従来のＮＯＲ型マスクＲＯＭのメ
モリセル部分の平面図で、図６は、そのＸ−Ｘ線の断面
図である。Ｐ型の導電型を示すシリコン基板１の表面部
分には、ビット線となるＮ型の不純物が拡散された複数
の導電領域２が一定の間隔をおいて互いに並行に配列さ
れる。この導電領域２は、Ｎ型の不純物イオン、例えば
ヒ素（Ａｓ）イオンを注入して形成され、メモリセルを
成すトランジスタのソース、ドレインとして働くように
構成される。導電領域２が形成されたシリコン基板１上
には、ワード線となる複数のゲート電極３が、ゲート絶
縁膜４を介して導電領域２と交差するように配列され、
導電領域２とでＮチャンネル型のＭＯＳトランジスタＴ
を構成する。そして、このトランジスタＴのチャネル領
域（ゲート電極３の下の基板領域）には、書き込みデー
タと対応付けて選択的にＰ型の不純物を高濃度に注入す
る不純物注入領域５が形成される。これにより、特定の
トランジスタＴの閾値電圧を変動させることができるた
め、各トランジスタＴの動作特性の違いに対応付けたデ
ータの記憶が可能になる。
モリセル部分の平面図で、図６は、そのＸ−Ｘ線の断面
図である。Ｐ型の導電型を示すシリコン基板１の表面部
分には、ビット線となるＮ型の不純物が拡散された複数
の導電領域２が一定の間隔をおいて互いに並行に配列さ
れる。この導電領域２は、Ｎ型の不純物イオン、例えば
ヒ素（Ａｓ）イオンを注入して形成され、メモリセルを
成すトランジスタのソース、ドレインとして働くように
構成される。導電領域２が形成されたシリコン基板１上
には、ワード線となる複数のゲート電極３が、ゲート絶
縁膜４を介して導電領域２と交差するように配列され、
導電領域２とでＮチャンネル型のＭＯＳトランジスタＴ
を構成する。そして、このトランジスタＴのチャネル領
域（ゲート電極３の下の基板領域）には、書き込みデー
タと対応付けて選択的にＰ型の不純物を高濃度に注入す
る不純物注入領域５が形成される。これにより、特定の
トランジスタＴの閾値電圧を変動させることができるた
め、各トランジスタＴの動作特性の違いに対応付けたデ
ータの記憶が可能になる。
【０００４】図７は、図６に示すメモリセルの回路図
で、図８は、トランジスタの動作を表す特性図である。
メモリセルを成すトランジスタＴは、導電領域２及びゲ
ート電極３より構成されるもので、行毎に連続するゲー
ト電極３がワード線ＷＬとなると共に、列毎に連続する
導電領域２が２種類のビット線ＢＬH、ＢＬLとなる。こ
れらのビット線ＢＬH、ＢＬLは、各列毎交互に割り当て
られており、それぞれのビット線ＢＬH、ＢＬLには、選
択状態のときに電源電位及び接地電位がそれぞれ印加さ
れることになる。
で、図８は、トランジスタの動作を表す特性図である。
メモリセルを成すトランジスタＴは、導電領域２及びゲ
ート電極３より構成されるもので、行毎に連続するゲー
ト電極３がワード線ＷＬとなると共に、列毎に連続する
導電領域２が２種類のビット線ＢＬH、ＢＬLとなる。こ
れらのビット線ＢＬH、ＢＬLは、各列毎交互に割り当て
られており、それぞれのビット線ＢＬH、ＢＬLには、選
択状態のときに電源電位及び接地電位がそれぞれ印加さ
れることになる。
【０００５】通常、各トランジスタＴの閾値電圧Ｖ
T1は、図８に示すように、メモリセルを選択状態とする
ときにワード線ＷＬ（ゲート電極３）に印加する電圧Ｖ
1より低く設定され、選択状態のときには、ソース−ド
レイン間に電流Ｉ1が流れる。そこで、チャンネル領域
への不純物の注入が成されると、図８に示すように、そ
のトランジスタＴの動作特性が図面右側へシフトし、そ
のときの閾値電圧ＶT2が電圧Ｖ1より高くなるため、ト
ランジスタＴが選択状態となってもソース−ドレイン間
に電流は流れない。即ち、不純物注入領域５が形成され
ていないトランジスタＴについては、隣り合う導電領域
２の間に所定の電位差を与えた状態で、ゲート電極３に
電圧Ｖ1を印加するとオン状態となって電流が流れるの
に対し、不純物注入領域５が形成されたトランジスタＴ
については、ゲート電極３に電圧Ｖ1を印加してもハイ
レベルとしてもオン状態とならず電流は流れない。この
ため、「１」及び「０」のデータと対応付けるようにし
て所望のアドレスのトランジスタＴのチャネル領域に選
択的に形成される不純物領域５の有無がアドレスデータ
に対応して活性化される一対の導電領域２の間に流れる
電流の検出によって判定される。
T1は、図８に示すように、メモリセルを選択状態とする
ときにワード線ＷＬ（ゲート電極３）に印加する電圧Ｖ
1より低く設定され、選択状態のときには、ソース−ド
レイン間に電流Ｉ1が流れる。そこで、チャンネル領域
への不純物の注入が成されると、図８に示すように、そ
のトランジスタＴの動作特性が図面右側へシフトし、そ
のときの閾値電圧ＶT2が電圧Ｖ1より高くなるため、ト
ランジスタＴが選択状態となってもソース−ドレイン間
に電流は流れない。即ち、不純物注入領域５が形成され
ていないトランジスタＴについては、隣り合う導電領域
２の間に所定の電位差を与えた状態で、ゲート電極３に
電圧Ｖ1を印加するとオン状態となって電流が流れるの
に対し、不純物注入領域５が形成されたトランジスタＴ
については、ゲート電極３に電圧Ｖ1を印加してもハイ
レベルとしてもオン状態とならず電流は流れない。この
ため、「１」及び「０」のデータと対応付けるようにし
て所望のアドレスのトランジスタＴのチャネル領域に選
択的に形成される不純物領域５の有無がアドレスデータ
に対応して活性化される一対の導電領域２の間に流れる
電流の検出によって判定される。
【０００６】
【発明が解決しようとする課題】以上のメモリ装置にお
いては、メモリセルを構成するトランジスタの間にＬＯ
ＣＯＳ等の分離領域がなく、メモリセルのサイズを小さ
くできるため、メモリ容量の増大に適している。しかし
ながら、ビット線をシリコン基板１にＮ型の不純物を拡
散して形成した導電領域２により構成するため、ビット
線自体の抵抗値や寄生容量が大きくなり、高速動作に対
応できないといった問題を有している。特に、メモリセ
ルの容量が大きくなると、ビット線が長くなるため、ビ
ット線の抵抗及び容量の低減が高速動作を実現するため
の課題となっている。
いては、メモリセルを構成するトランジスタの間にＬＯ
ＣＯＳ等の分離領域がなく、メモリセルのサイズを小さ
くできるため、メモリ容量の増大に適している。しかし
ながら、ビット線をシリコン基板１にＮ型の不純物を拡
散して形成した導電領域２により構成するため、ビット
線自体の抵抗値や寄生容量が大きくなり、高速動作に対
応できないといった問題を有している。特に、メモリセ
ルの容量が大きくなると、ビット線が長くなるため、ビ
ット線の抵抗及び容量の低減が高速動作を実現するため
の課題となっている。
【０００７】そこで本発明は、ビット線の抵抗値及び寄
生容量を小さくし、動作速度の低下を防止しながらメモ
リセルの容量を拡大することを目的とする。
生容量を小さくし、動作速度の低下を防止しながらメモ
リセルの容量を拡大することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の表面近
傍に互いに一定の間隔を空けて平行に配列される逆導電
型の複数列の導電領域と、２列を挟んで対を成す上記導
電領域を一方の端部で互いに接続する接続導電領域と、
この接続導電領域のそれぞれに隣接して配置される島状
の補助導電領域と、上記導電領域と交差して上記半導体
基板上に互いに平行に配列される複数本の第１のゲート
電極と、上記接続導電領域と上記補助導電領域との間に
跨って上記半導体基板上に配列される第２のゲート電極
と、上記補助導電領域と対応して上記第１及び第２のゲ
ート電極上に配列され、それぞれ上記補助導電領域に電
気的に接続される導電線と、を備え、上記導電領域と上
記第１のゲート電極とが形成するトランジスタの閾値電
圧を所定のデータと対応付けて選択的に変動させること
にある。
解決するためになされたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の表面近
傍に互いに一定の間隔を空けて平行に配列される逆導電
型の複数列の導電領域と、２列を挟んで対を成す上記導
電領域を一方の端部で互いに接続する接続導電領域と、
この接続導電領域のそれぞれに隣接して配置される島状
の補助導電領域と、上記導電領域と交差して上記半導体
基板上に互いに平行に配列される複数本の第１のゲート
電極と、上記接続導電領域と上記補助導電領域との間に
跨って上記半導体基板上に配列される第２のゲート電極
と、上記補助導電領域と対応して上記第１及び第２のゲ
ート電極上に配列され、それぞれ上記補助導電領域に電
気的に接続される導電線と、を備え、上記導電領域と上
記第１のゲート電極とが形成するトランジスタの閾値電
圧を所定のデータと対応付けて選択的に変動させること
にある。
【０００９】
【作用】本発明によれば、ビット線となる導電線に複数
の導電領域を対応付け、これらの導電領域をアドレスデ
ータに従って選択的に導電線に接続させることができる
ため、ビット線の抵抗値及び寄生容量を低減できる。こ
れにより、アドレスデータに応じて指定されるトランジ
スタに導電線から導電領域を通して電流が流れ易くな
り、アクセス時間が短縮される。
の導電領域を対応付け、これらの導電領域をアドレスデ
ータに従って選択的に導電線に接続させることができる
ため、ビット線の抵抗値及び寄生容量を低減できる。こ
れにより、アドレスデータに応じて指定されるトランジ
スタに導電線から導電領域を通して電流が流れ易くな
り、アクセス時間が短縮される。
【００１０】
【実施例】図１は、本発明の半導体メモリ装置のメモリ
セル部分の平面図で、図２及び図３は、それぞれＸ−Ｘ
線及びＹ−Ｙ線の断面図である。Ｐ型のシリコン基板１
０の表面部分には、メモリセルトランジスタのソースあ
るいはドレインとして働く複数のＮ型の導電領域１１が
一定の間隔をおいて互いに並行に配列される。この導電
領域１１は、メモリセル領域を横切るようにして配置さ
れ、それぞれ２列おきに一方の端部がＮ型の接続導電領
域１２に連続することでＵ字状に接続される。また各接
続導電領域１２の外周には、独立したＮ型の補助導電領
域１３が接続導電領域１２から一定の距離だけ離れて配
置される。これら各導電領域１１、１２、１３が形成さ
れたシリコン基板１０上には、ゲート絶縁膜１４を介し
て、多結晶シリコンからなる複数のゲート電極１５が導
電領域１１と交差して互いに平行に配列される。このゲ
ート電極１５は、ワード線となるもので、行アドレスデ
ータにより指定される列に選択的に所定の電圧が与えら
れる。また、これらのゲート電極１５の両側には、同様
に多結晶シリコンからなる選択ゲート電極１６が、接続
導電領域１２と補助導電領域１３とに跨るようにそれぞ
れ配列される。これにより、選択ゲート電極１６をゲー
トとし、接続導電領域１２及び補助導電領域１３をソー
ス及びドレインとする選択トランジスタＴ２が形成され
る。この選択トランジスタＴ２については、導電領域１
１の一方の側で４列毎に設けられることになるため、補
助導電領域１３の大きさ次第でゲート幅を広く設定で
き、抵抗値を十分に小さく設定することができる。尚、
これらの選択トランジスタＴ２では、隣り合うものが共
通のゲート電極で駆動されることから、互いの導電領域
１１間の導通を防止するように各選択トランジスタＴ２
の間にＰ型の不純物領域１９が形成される。
セル部分の平面図で、図２及び図３は、それぞれＸ−Ｘ
線及びＹ−Ｙ線の断面図である。Ｐ型のシリコン基板１
０の表面部分には、メモリセルトランジスタのソースあ
るいはドレインとして働く複数のＮ型の導電領域１１が
一定の間隔をおいて互いに並行に配列される。この導電
領域１１は、メモリセル領域を横切るようにして配置さ
れ、それぞれ２列おきに一方の端部がＮ型の接続導電領
域１２に連続することでＵ字状に接続される。また各接
続導電領域１２の外周には、独立したＮ型の補助導電領
域１３が接続導電領域１２から一定の距離だけ離れて配
置される。これら各導電領域１１、１２、１３が形成さ
れたシリコン基板１０上には、ゲート絶縁膜１４を介し
て、多結晶シリコンからなる複数のゲート電極１５が導
電領域１１と交差して互いに平行に配列される。このゲ
ート電極１５は、ワード線となるもので、行アドレスデ
ータにより指定される列に選択的に所定の電圧が与えら
れる。また、これらのゲート電極１５の両側には、同様
に多結晶シリコンからなる選択ゲート電極１６が、接続
導電領域１２と補助導電領域１３とに跨るようにそれぞ
れ配列される。これにより、選択ゲート電極１６をゲー
トとし、接続導電領域１２及び補助導電領域１３をソー
ス及びドレインとする選択トランジスタＴ２が形成され
る。この選択トランジスタＴ２については、導電領域１
１の一方の側で４列毎に設けられることになるため、補
助導電領域１３の大きさ次第でゲート幅を広く設定で
き、抵抗値を十分に小さく設定することができる。尚、
これらの選択トランジスタＴ２では、隣り合うものが共
通のゲート電極で駆動されることから、互いの導電領域
１１間の導通を防止するように各選択トランジスタＴ２
の間にＰ型の不純物領域１９が形成される。
【００１１】そして、これらゲート電極１５及び選択ゲ
ート電極１６上には、層間絶縁膜１７を介し、ビット線
となるアルミニウム配線１８が導電領域１１と並行に配
列される。このアルミニウム配線１８は、各補助導電領
域１３と対応付けられ、それぞれコンタクトホール２０
を通して補助導電領域１３に電気的に接続される。従っ
て、各導電領域１１は、選択ゲート電極１６のオン／オ
フ制御によって選択的に補助導電領域１２と接続され、
アルミニウム配線１８に与えられる電圧を接続導電領域
１２及び補助導電領域１３を通して受ける。
ート電極１６上には、層間絶縁膜１７を介し、ビット線
となるアルミニウム配線１８が導電領域１１と並行に配
列される。このアルミニウム配線１８は、各補助導電領
域１３と対応付けられ、それぞれコンタクトホール２０
を通して補助導電領域１３に電気的に接続される。従っ
て、各導電領域１１は、選択ゲート電極１６のオン／オ
フ制御によって選択的に補助導電領域１２と接続され、
アルミニウム配線１８に与えられる電圧を接続導電領域
１２及び補助導電領域１３を通して受ける。
【００１２】導電領域１１上にゲート電極１５が配列さ
れるメモリセル領域については、図５と同一構造を有し
ており、ゲート電極１５をゲートとし、導電領域１１を
ソース及びドレインとするトランジスタＴ１が構成され
る。そして、メモリセルに記憶させるデータに対応する
ように、トランジスタＴのチャネル領域に選択的にＰ型
の不純物注入領域２１が形成される。
れるメモリセル領域については、図５と同一構造を有し
ており、ゲート電極１５をゲートとし、導電領域１１を
ソース及びドレインとするトランジスタＴ１が構成され
る。そして、メモリセルに記憶させるデータに対応する
ように、トランジスタＴのチャネル領域に選択的にＰ型
の不純物注入領域２１が形成される。
【００１３】図４は、メモリセルの回路図で、図１と対
応している。各メモリセルを構成するトランジスタＴ１
では、行毎に連続するゲート電極１５がワード線ＷＬを
成し、行アドレスデータに基づく選択信号によって選択
的に活性化される。同様にして、選択トランジスタＴ２
は、ゲート電極１５の両側で各選択ゲート電極１６が共
通となっており、この選択ゲート電極１６が選択制御線
ＳＬを成している。そしてアルミニウム配線１８は、主
ビット線ＢＬを成し、列アドレスデータに基づく選択信
号を受けて選択的に活性化される。即ち、アドレスデー
タに対応して２本のアルミ配線１８を指定して電源電位
及び接地電位をそれぞれに印加すると共に、指定される
アルミ配線１８に接続される選択トランジスタＴ２をオ
ンして導電領域１１をアルミ配線１８に接続すると、隣
り合う２列の導電領域１１が選択的に活性化される。こ
こで、各アルミニウム配線１８については、選択状態の
ときに印加される電圧が電源電圧または接地電圧の何れ
かに固定されておらず、選択するビット線ＢＬの組み合
わせによって電源電圧と接地電圧とを切り換えるように
している。
応している。各メモリセルを構成するトランジスタＴ１
では、行毎に連続するゲート電極１５がワード線ＷＬを
成し、行アドレスデータに基づく選択信号によって選択
的に活性化される。同様にして、選択トランジスタＴ２
は、ゲート電極１５の両側で各選択ゲート電極１６が共
通となっており、この選択ゲート電極１６が選択制御線
ＳＬを成している。そしてアルミニウム配線１８は、主
ビット線ＢＬを成し、列アドレスデータに基づく選択信
号を受けて選択的に活性化される。即ち、アドレスデー
タに対応して２本のアルミ配線１８を指定して電源電位
及び接地電位をそれぞれに印加すると共に、指定される
アルミ配線１８に接続される選択トランジスタＴ２をオ
ンして導電領域１１をアルミ配線１８に接続すると、隣
り合う２列の導電領域１１が選択的に活性化される。こ
こで、各アルミニウム配線１８については、選択状態の
ときに印加される電圧が電源電圧または接地電圧の何れ
かに固定されておらず、選択するビット線ＢＬの組み合
わせによって電源電圧と接地電圧とを切り換えるように
している。
【００１４】このメモリセルの選択動作を説明するに、
例えば、各導電領域１１を図面左側から順にａ、ｂ、・
・・ｆ、アルミニウム配線１８を同じくＡ、Ｂ、Ｃ、Ｄ
とする。そこでＢ及びＣを選択してＢに電源電圧、Ｃに
接地電圧を印加すると、ａ及びｄが電源電圧、ｃ及びｆ
が接地電圧となり、ｃ、ｄの間の１列のトランジスタＴ
１が選択されたことになる。このとき、ＡおよびＢには
電源電圧が与えられてｂ及びｅが電源電位となるため、
ｃ及びｄと同時にａ及びｆが選択状態となったとして
も、ａ、ｃあるいはｄ、ｆからｂ、ｅに電流が流れるこ
とはなく、ａ及びｄの間のトランジスタＴ１またはｅ及
びｆの間のトランジスタＴ１が選択されることにはなら
ない。同様にして、Ｂ及びＤを選択してＢに電源電圧、
Ｄに接地電圧を印加すると、ｄが電源電圧、ｅが接地電
圧となり、ｄ、ｅの間のトランジスタＴ１が選択され
る。このようにビット線ＢＬの選択は、隣り合った一
対、または間に１本おいた一対の何れかで行われる。従
って、導電領域１１の選択とゲート電極１５の選択との
組み合わせにより、行列配置されるトランジスタＴ１の
中の１つがアドレスデータに応じて指定され、このとき
のＭＯＳトランジスタＴ１のオン／オフによる導電領域
１１の電位変動がアルミ配線１７に選択的に接続される
センスアンプにより判定される。
例えば、各導電領域１１を図面左側から順にａ、ｂ、・
・・ｆ、アルミニウム配線１８を同じくＡ、Ｂ、Ｃ、Ｄ
とする。そこでＢ及びＣを選択してＢに電源電圧、Ｃに
接地電圧を印加すると、ａ及びｄが電源電圧、ｃ及びｆ
が接地電圧となり、ｃ、ｄの間の１列のトランジスタＴ
１が選択されたことになる。このとき、ＡおよびＢには
電源電圧が与えられてｂ及びｅが電源電位となるため、
ｃ及びｄと同時にａ及びｆが選択状態となったとして
も、ａ、ｃあるいはｄ、ｆからｂ、ｅに電流が流れるこ
とはなく、ａ及びｄの間のトランジスタＴ１またはｅ及
びｆの間のトランジスタＴ１が選択されることにはなら
ない。同様にして、Ｂ及びＤを選択してＢに電源電圧、
Ｄに接地電圧を印加すると、ｄが電源電圧、ｅが接地電
圧となり、ｄ、ｅの間のトランジスタＴ１が選択され
る。このようにビット線ＢＬの選択は、隣り合った一
対、または間に１本おいた一対の何れかで行われる。従
って、導電領域１１の選択とゲート電極１５の選択との
組み合わせにより、行列配置されるトランジスタＴ１の
中の１つがアドレスデータに応じて指定され、このとき
のＭＯＳトランジスタＴ１のオン／オフによる導電領域
１１の電位変動がアルミ配線１７に選択的に接続される
センスアンプにより判定される。
【００１５】以上のメモリセルについては、複数のブロ
ックをアルミニウム配線１８に沿って設け、選択トラン
ジスタＴ２の選択動作によりブロック選択を行うように
することもできる。この場合には、非選択ブロックの選
択トランジスタＴ２が全てオフ状態に固定されることに
なる。
ックをアルミニウム配線１８に沿って設け、選択トラン
ジスタＴ２の選択動作によりブロック選択を行うように
することもできる。この場合には、非選択ブロックの選
択トランジスタＴ２が全てオフ状態に固定されることに
なる。
【００１６】
【発明の効果】本発明によれば、導電領域の長さの短縮
による抵抗値の低減及び、選択トランジスタの抵抗の低
減により、データの判定期間が短縮されるため、高速動
作に対応できるようになる。また、ビット線に導電領域
を選択的に接続する選択トランジスタをメモリセルのブ
ロック選択用としても利用することで、選択用のトラン
ジスタの数の増加を最小限に抑えることができる。さら
に、その選択トランジスタについて、ゲート幅を広くで
きるため、抵抗値を低く設定でき、導電領域の抵抗値低
減の効果を妨げることはない。
による抵抗値の低減及び、選択トランジスタの抵抗の低
減により、データの判定期間が短縮されるため、高速動
作に対応できるようになる。また、ビット線に導電領域
を選択的に接続する選択トランジスタをメモリセルのブ
ロック選択用としても利用することで、選択用のトラン
ジスタの数の増加を最小限に抑えることができる。さら
に、その選択トランジスタについて、ゲート幅を広くで
きるため、抵抗値を低く設定でき、導電領域の抵抗値低
減の効果を妨げることはない。
【図１】本発明の半導体メモリ装置のメモリセルの一部
を示す平面図である。
を示す平面図である。
【図２】図１のメモリセルの断面図である。
【図３】図１のメモリセルの断面図である。
【図４】図１のメモリセルの回路図である。
【図５】従来の半導体メモリ装置のメモリセルの一部を
示す平面図である。
示す平面図である。
【図６】図５のメモリセルの断面図である。
【図７】図５のメモリセルの回路図である。
【図８】メモリセルを構成するトランジスタの特性図で
ある。
ある。
１、１０ シリコン基板 ２、１１ 導電領域 ３、１５ ゲート電極 ４、１４ ゲート絶縁膜 ５、２０ 不純物注入領域 １２ 接続導電領域 １３ 補助導電領域 １６ 選択ゲート電極 １７ 層間絶縁膜 １８ アルミ配線 １９ コンタクトホール Ｔ１、Ｔ２ トランジスタ ＢＬ ビット線 ＷＬ ワード線
Claims (2)
- 【請求項１】 一導電型の半導体基板と、この半導体基
板の表面近傍に互いに一定の間隔を空けて平行に配列さ
れる逆導電型の複数列の導電領域と、２列を挟んで対を
成す上記導電領域を一方の端部で互いに接続する接続導
電領域と、この接続導電領域のそれぞれに隣接して配置
される島状の補助導電領域と、上記導電領域と交差して
上記半導体基板上に互いに平行に配列される複数本の第
１のゲート電極と、上記接続導電領域と上記補助導電領
域との間に跨って上記半導体基板上に配列される第２の
ゲート電極と、上記補助導電領域と対応して上記第１及
び第２のゲート電極上に配列され、それぞれ上記補助導
電領域に電気的に接続される導電線と、を備え、上記導
電領域と上記第１のゲート電極とが形成するトランジス
タの閾値電圧を所定のデータと対応付けて選択的に変動
させることを特徴とする半導体メモリ装置。 - 【請求項２】 行アドレスデータに応じて上記第１のゲ
ート電極に選択的に電圧を与えて活性化すると共に、列
アドレスデータに応じて上記第２のゲート電極に所定の
電圧を与えて上記接続導電領域と上記補助導電領域との
間を導通状態とし、上記導電線から上記補助導電領域を
介して上記導電領域に選択的に電圧を与えて上記導電領
域を活性化することを特徴とする請求項１記載の半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6834493A JPH06283689A (ja) | 1993-03-26 | 1993-03-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6834493A JPH06283689A (ja) | 1993-03-26 | 1993-03-26 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283689A true JPH06283689A (ja) | 1994-10-07 |
Family
ID=13371131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6834493A Pending JPH06283689A (ja) | 1993-03-26 | 1993-03-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283689A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258135A (ja) * | 2001-12-26 | 2003-09-12 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
| JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
-
1993
- 1993-03-26 JP JP6834493A patent/JPH06283689A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258135A (ja) * | 2001-12-26 | 2003-09-12 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
| US6788562B2 (en) | 2001-12-26 | 2004-09-07 | Nec Electronics Corporation | Semiconductor memory device and write/readout controlling method error correction code decoding device |
| JP4596729B2 (ja) * | 2001-12-26 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及び書き込みと読み出しの制御方法 |
| JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
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