JPS6210032B2 - - Google Patents
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- JPS6210032B2 JPS6210032B2 JP53020455A JP2045578A JPS6210032B2 JP S6210032 B2 JPS6210032 B2 JP S6210032B2 JP 53020455 A JP53020455 A JP 53020455A JP 2045578 A JP2045578 A JP 2045578A JP S6210032 B2 JPS6210032 B2 JP S6210032B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
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Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ
およびその記憶保持回路に関し、とくに高密度大
規模の記憶装置を実現する集積回路に係るもので
ある。
およびその記憶保持回路に関し、とくに高密度大
規模の記憶装置を実現する集積回路に係るもので
ある。
従来、汎用性の高い記憶装置を実現している集
積回路は、メモリセルの構成がフリツプフロツプ
回路から成り、２個の駆動トランジスタと２個の
負荷トランジスタと２個の結合トランジスタとで
メモリセル構成を得ている。かゝるメモリセルは
相補的信号を一対の信号線に伝達する信号処理が
高速であり、且つメモリセルが静的保持機能を有
するため、情報のリフレツシユ動作を不要として
いる点で使用性が高いが、メモリセルが６個の回
路素子を用いているため、他の４トランジスタ
型、３トランジスタ型もしくは１トランジスタ型
のようなダイナミツクメモリセルに比較して高密
度記憶容量の集積回路の実現に不利である。殊に
６個のトランジスタを用いる場合に負荷トランジ
スタはメモリセルの消費電力を低減するために占
有面積の増大が避け得ないものである。
積回路は、メモリセルの構成がフリツプフロツプ
回路から成り、２個の駆動トランジスタと２個の
負荷トランジスタと２個の結合トランジスタとで
メモリセル構成を得ている。かゝるメモリセルは
相補的信号を一対の信号線に伝達する信号処理が
高速であり、且つメモリセルが静的保持機能を有
するため、情報のリフレツシユ動作を不要として
いる点で使用性が高いが、メモリセルが６個の回
路素子を用いているため、他の４トランジスタ
型、３トランジスタ型もしくは１トランジスタ型
のようなダイナミツクメモリセルに比較して高密
度記憶容量の集積回路の実現に不利である。殊に
６個のトランジスタを用いる場合に負荷トランジ
スタはメモリセルの消費電力を低減するために占
有面積の増大が避け得ないものである。
この発明の第１の目的は高速、高密度の記憶装
置の集積回路に好適な絶縁ゲート型電界トランジ
スタ（以下トランジスタと略称する）を提供する
ことにある。
置の集積回路に好適な絶縁ゲート型電界トランジ
スタ（以下トランジスタと略称する）を提供する
ことにある。
この発明の他の目的は、汎用性が高く高速動作
型のMOSメモリを提供することにある。
型のMOSメモリを提供することにある。
この発明によれば、一導電型半導体の一表面に
逆導電型のドレインおよびソース領域を有し、該
領域間のチヤンネル領域の前記表面に絶縁ゲート
膜を介してゲート電極を設ける半導体装置におい
て、前記チヤンネル領域端付近の前記半導体表面
に前記ドレインおよびソース領域間の漏洩電流路
が設けられていることを特徴とする半導体装置が
得られる。
逆導電型のドレインおよびソース領域を有し、該
領域間のチヤンネル領域の前記表面に絶縁ゲート
膜を介してゲート電極を設ける半導体装置におい
て、前記チヤンネル領域端付近の前記半導体表面
に前記ドレインおよびソース領域間の漏洩電流路
が設けられていることを特徴とする半導体装置が
得られる。
この発明の半導体装置は、トランジスタ動作と
共に保持電流供給のための漏洩電流路が設けられ
ているため、これを結合用トランジスタとして用
いて４トランジスタ型のスタテツクメモリセルを
実現することができ、高速・高密度・大規模の汎
用性の高いMOSメモリデバイスを実現すること
ができる。
共に保持電流供給のための漏洩電流路が設けられ
ているため、これを結合用トランジスタとして用
いて４トランジスタ型のスタテツクメモリセルを
実現することができ、高速・高密度・大規模の汎
用性の高いMOSメモリデバイスを実現すること
ができる。
本発明による半導体装置は一導電型半導体の一
表面に逆導電型のドレインおよびソース領域を有
し、該領域間のチヤンネル領域の上記表面に絶縁
ゲート膜を介してゲート電極を設ける半導体装置
において、上記チヤンネル領域端付近の上記半導
体表面に前記ドレインおよびソース領域間の漏洩
電流路が設けられていることを特徴とする。
表面に逆導電型のドレインおよびソース領域を有
し、該領域間のチヤンネル領域の上記表面に絶縁
ゲート膜を介してゲート電極を設ける半導体装置
において、上記チヤンネル領域端付近の上記半導
体表面に前記ドレインおよびソース領域間の漏洩
電流路が設けられていることを特徴とする。
また本発明において好ましくは上記漏洩電流路
がチヤンネル端付近に形成された表面濃度１０17
cm-3以下の低濃度逆電型領域とする。
がチヤンネル端付近に形成された表面濃度１０17
cm-3以下の低濃度逆電型領域とする。
本発明による半導体装置を用いれば該半導体装
置と第１および第２の結合トランジスタとして用
いて一対の駆動トランジスタの各ゲートと一対の
信号線をそれぞれ結合し、前記一対の駆動トラン
ジスタのゲートを互いに他の駆動トランジスタの
ドレインに接続して情報保持回路を構成すること
ができる。
置と第１および第２の結合トランジスタとして用
いて一対の駆動トランジスタの各ゲートと一対の
信号線をそれぞれ結合し、前記一対の駆動トラン
ジスタのゲートを互いに他の駆動トランジスタの
ドレインに接続して情報保持回路を構成すること
ができる。
次にこの発明の特徴をより良く理解するため、
この発明の実施例につき図を用いて説明する。
この発明の実施例につき図を用いて説明する。
第１図Ａ〜第１図Ｅはこの発明の一実施例を示
す平面図、特性図および断面図である。この実施
例の絶縁ゲート型電界効果トランジスタ（MOS
トランジスタ）は、第１図Ａに平面図で示す如
く、活性領域１０１の表面を横切る多結晶シリコ
ンのゲート電極１０２と、この電極１０２の両側
のドレイン領域１０３およびソース領域１０４
と、ゲート電極端に設けられた漏洩電流路１０５
とを有する。ゲート電極１０２、ドレイン領域１
０３、ソース領域１０４にはそれぞれアルミニウ
ムの電極導出配線１０６，１０７，１０８が設け
られている。
す平面図、特性図および断面図である。この実施
例の絶縁ゲート型電界効果トランジスタ（MOS
トランジスタ）は、第１図Ａに平面図で示す如
く、活性領域１０１の表面を横切る多結晶シリコ
ンのゲート電極１０２と、この電極１０２の両側
のドレイン領域１０３およびソース領域１０４
と、ゲート電極端に設けられた漏洩電流路１０５
とを有する。ゲート電極１０２、ドレイン領域１
０３、ソース領域１０４にはそれぞれアルミニウ
ムの電極導出配線１０６，１０７，１０８が設け
られている。
第１図Ｂは第１図ＡのMOSトランジスタのド
レイン電流（ＩDS）とゲート電圧（ＶG）との関
係を示す特性図である。このトランジスタはドレ
イン、ソース間に5Vのドレイン電圧を印加した
状態でゲート電圧を増加することにより、約1V
のゲート電圧以上でドレイン電流が２乗特性の増
大を下す。この増大傾向の開始電圧はゲート閾値
電圧（ＶT）であり、この閾値電圧以下でこの実
施例のトランジスタはドレイン電流に数10nAの
漏洩電流（ＩDL）を有する。この電流（ＩDL）は
ゲート電圧に依存せず、ドレイン電圧のみに依存
して均一チヤンネル電流としてドレイン―ソース
間を流れる。
レイン電流（ＩDS）とゲート電圧（ＶG）との関
係を示す特性図である。このトランジスタはドレ
イン、ソース間に5Vのドレイン電圧を印加した
状態でゲート電圧を増加することにより、約1V
のゲート電圧以上でドレイン電流が２乗特性の増
大を下す。この増大傾向の開始電圧はゲート閾値
電圧（ＶT）であり、この閾値電圧以下でこの実
施例のトランジスタはドレイン電流に数10nAの
漏洩電流（ＩDL）を有する。この電流（ＩDL）は
ゲート電圧に依存せず、ドレイン電圧のみに依存
して均一チヤンネル電流としてドレイン―ソース
間を流れる。
第１図Ｃおよび第１図Ｄは第１図Ａのａ―a′お
よびｂ―b′線における断面図である。即ち、この
実施例トランジスタは1016cm-3のボロン濃度を有
するＰ型シリコン単結晶基体１０９の一表面にボ
ロン表面濃度５×1016cm-3のP+型領域１１０およ
び0.8μｍのSiO2の厚い絶縁膜１１１を有する不
活性領域とこれに囲まれた活性領域を有する。活
性領域内のドレインおよびソース領域は1020〜
1021cm-3の燐濃度を含むN+型領域１０３，１０４
であり、これらの領域間のチヤンネル領域である
基体表面はＰ型でゲート電極１０２との間に400
ÅのSiO2の薄いゲート絶縁膜１１２を有する。
チヤンネル領域の巾方向の端（チヤンネル端）に
は、表面濃度２×1016cm-3で深さ0.3μｍのN-型
領域１１３を有する。このN-型領域１１３は漏
洩電流路を形成する。
よびｂ―b′線における断面図である。即ち、この
実施例トランジスタは1016cm-3のボロン濃度を有
するＰ型シリコン単結晶基体１０９の一表面にボ
ロン表面濃度５×1016cm-3のP+型領域１１０およ
び0.8μｍのSiO2の厚い絶縁膜１１１を有する不
活性領域とこれに囲まれた活性領域を有する。活
性領域内のドレインおよびソース領域は1020〜
1021cm-3の燐濃度を含むN+型領域１０３，１０４
であり、これらの領域間のチヤンネル領域である
基体表面はＰ型でゲート電極１０２との間に400
ÅのSiO2の薄いゲート絶縁膜１１２を有する。
チヤンネル領域の巾方向の端（チヤンネル端）に
は、表面濃度２×1016cm-3で深さ0.3μｍのN-型
領域１１３を有する。このN-型領域１１３は漏
洩電流路を形成する。
第１図Ｅは第１図Ａのトランジスタの等価回路
図である。このトランジスタは上述のようにゲー
ト閾値電圧（ＶT）が約1VのＮチヤンネルエンハ
ンスメント型MOSトランジスタＱと、このトラ
ンジスタのドレインとソースとに２端子を結合す
る抵抗ＲLとを含む等価回路で特性を表わすこと
ができる。
図である。このトランジスタは上述のようにゲー
ト閾値電圧（ＶT）が約1VのＮチヤンネルエンハ
ンスメント型MOSトランジスタＱと、このトラ
ンジスタのドレインとソースとに２端子を結合す
る抵抗ＲLとを含む等価回路で特性を表わすこと
ができる。
以上の実施例によれば、回路的に２素子を組合
せた構造を実質的に唯一個のMOSトランジスタ
を形成する占有面積で半導体基体の表面に形成す
ることができる。従つてこの実施例を集積回路に
採用するとき、後述のようにきわめて高密度に機
能回路を実現することができる。
せた構造を実質的に唯一個のMOSトランジスタ
を形成する占有面積で半導体基体の表面に形成す
ることができる。従つてこの実施例を集積回路に
採用するとき、後述のようにきわめて高密度に機
能回路を実現することができる。
第２図Ａ〜Ｄはこの発明の他の実施例を示す。
この実施例は第２図Ａに示すように、通常の
MOS型集積回路において汎用されるスタテイツ
ク型MOSメモリー回路を有する。このメモリー
回路は、複数のワード線W0，W1と複数対のデイ
ジツト線D0，０，D1，１との交点にメモリ
ーセルMC11，MC12，MC21，MC22を有する。各
デイジツト線の一端には電流源としてゲートおよ
びソースがそれぞれデイジツト線に、ドレインが
電源の高電位線ＶDDに結合するＮチヤンネルデイ
ブレツシヨン型MOSトランジスタＱD１，ＱD
２，ＱD３，ＱD４が設けられている。他端にはド
レイン、ソースがそれぞれのデイジツト線と書込
バス線WB，Ｗに接続する書込制御用MOSトラ
ンジスタＱW１，ＱW２，ＱW３，ＱW４を有する。
各デイジツト線対にはそれぞれ読出情報を読出線
RB，Ｒに得るプリアンプPA1，PA2を設けてあ
る。かゝるメモリー回路は汎用のものであるので
こゝでの詳細は省略する。
この実施例は第２図Ａに示すように、通常の
MOS型集積回路において汎用されるスタテイツ
ク型MOSメモリー回路を有する。このメモリー
回路は、複数のワード線W0，W1と複数対のデイ
ジツト線D0，０，D1，１との交点にメモリ
ーセルMC11，MC12，MC21，MC22を有する。各
デイジツト線の一端には電流源としてゲートおよ
びソースがそれぞれデイジツト線に、ドレインが
電源の高電位線ＶDDに結合するＮチヤンネルデイ
ブレツシヨン型MOSトランジスタＱD１，ＱD
２，ＱD３，ＱD４が設けられている。他端にはド
レイン、ソースがそれぞれのデイジツト線と書込
バス線WB，Ｗに接続する書込制御用MOSトラ
ンジスタＱW１，ＱW２，ＱW３，ＱW４を有する。
各デイジツト線対にはそれぞれ読出情報を読出線
RB，Ｒに得るプリアンプPA1，PA2を設けてあ
る。かゝるメモリー回路は汎用のものであるので
こゝでの詳細は省略する。
第２図Ｂは第２図Ａの実施例に用いられるメモ
リーセルの等価回路を示す。このメモリーセル
は、ソースが基準電位（GND）である一対の駆
動トランジスタQS1，QS2のゲートを互いに他の
ドレインに結合し、各ドレインとデイジツト線対
Ｄ，にそれぞれのドレイン・ソースが結合する
伝達トランジスタQT1，QT2のゲートをワード線
Ｗに接続する。伝達トランジスタQT1，QT2はド
レイン・ソース間にそれぞれ回路的に抵抗素子
RL1，RL2で示される漏洩電流路を有する。
リーセルの等価回路を示す。このメモリーセル
は、ソースが基準電位（GND）である一対の駆
動トランジスタQS1，QS2のゲートを互いに他の
ドレインに結合し、各ドレインとデイジツト線対
Ｄ，にそれぞれのドレイン・ソースが結合する
伝達トランジスタQT1，QT2のゲートをワード線
Ｗに接続する。伝達トランジスタQT1，QT2はド
レイン・ソース間にそれぞれ回路的に抵抗素子
RL1，RL2で示される漏洩電流路を有する。
第２図Ｂのメモリーセルは集積回路パターンに
おいて、第２図Ｃの構成を有する。即ち、上面に
アルミニウムのデイジツト線Ｄ，および基準電
位線GNDを有し、これに直交して絶縁分離する
多結晶シリコンのワード線Ｗを備えている。この
ワード線は伝達トランジスタのゲートを兼ねる。
駆動トランジスタのゲートG1，G2は互いに他の
駆動トランジスタのドレインドレイン拡散領域に
電気的結合を有する。伝達トランジスタのチヤン
ネル領域端にはそれぞれ燐注入領域Ｐ，P′があ
り、これがデイジツト線からメモリセル内への漏
洩電流路となる。
おいて、第２図Ｃの構成を有する。即ち、上面に
アルミニウムのデイジツト線Ｄ，および基準電
位線GNDを有し、これに直交して絶縁分離する
多結晶シリコンのワード線Ｗを備えている。この
ワード線は伝達トランジスタのゲートを兼ねる。
駆動トランジスタのゲートG1，G2は互いに他の
駆動トランジスタのドレインドレイン拡散領域に
電気的結合を有する。伝達トランジスタのチヤン
ネル領域端にはそれぞれ燐注入領域Ｐ，P′があ
り、これがデイジツト線からメモリセル内への漏
洩電流路となる。
第２図Ｄは第２図Ａの実施例の動作を示す波形
図であり、縦軸にデイジツト線の電位ｖ、横軸に
時間軸ｔをとつて示してある。この実施例は各デ
イジツト線から各メモリーセルへの情報保持電流
を漏洩電流路を通して生じ、この電流がデイジツ
ト線端の電流源トランジスタに対して負荷電流を
生するため高レベル読出“Ｈ”と低レベル読出
“Ｌ”にそれぞれ振巾α，βの擾乱を有する。安
全な読出しのために振巾α，βの間には0.5V程
度の判別マジンｍを要する。一対のデイジツト線
に連なるメモリーセルのビツト数をNb、各メモ
リーセルへの漏洩保持電流（ＩL）を100nAと設
計し、電流源能力を抵抗性（ＲD）として10KΩ
とするとき、振巾α，βは最大1mV×Nbの関係
を有し、且つ低レベル読出“Ｌ”においてもスタ
テイツク情報保持のために最低レベルＫがメモリ
セルの閾値電圧以上であることを要する。この閾
値電圧はメモリーセル内の駆動トランジスタのゲ
ート閾値電圧（ＶT）にほぼ一致する。この実施
例においてこれらゐ条件は電源電圧（ＶDD＝５ボ
ルト）に対して ５−α＝ｍ＋β＋Ｋ＞ＶT Ｋ＞ＶT α，β≦ＲD×ＩL×Nb の関係を有する。かゝる条件でこの実施例はメモ
リセールの情報を安全確実に保持し、読出すこと
ができる。
図であり、縦軸にデイジツト線の電位ｖ、横軸に
時間軸ｔをとつて示してある。この実施例は各デ
イジツト線から各メモリーセルへの情報保持電流
を漏洩電流路を通して生じ、この電流がデイジツ
ト線端の電流源トランジスタに対して負荷電流を
生するため高レベル読出“Ｈ”と低レベル読出
“Ｌ”にそれぞれ振巾α，βの擾乱を有する。安
全な読出しのために振巾α，βの間には0.5V程
度の判別マジンｍを要する。一対のデイジツト線
に連なるメモリーセルのビツト数をNb、各メモ
リーセルへの漏洩保持電流（ＩL）を100nAと設
計し、電流源能力を抵抗性（ＲD）として10KΩ
とするとき、振巾α，βは最大1mV×Nbの関係
を有し、且つ低レベル読出“Ｌ”においてもスタ
テイツク情報保持のために最低レベルＫがメモリ
セルの閾値電圧以上であることを要する。この閾
値電圧はメモリーセル内の駆動トランジスタのゲ
ート閾値電圧（ＶT）にほぼ一致する。この実施
例においてこれらゐ条件は電源電圧（ＶDD＝５ボ
ルト）に対して ５−α＝ｍ＋β＋Ｋ＞ＶT Ｋ＞ＶT α，β≦ＲD×ＩL×Nb の関係を有する。かゝる条件でこの実施例はメモ
リセールの情報を安全確実に保持し、読出すこと
ができる。
又、この実施例のメモリ回路への書込動作は、
デイジツト線対に外部からほゞ4V―0Vの高低レ
ベルを与えて行なわれるが、これらの書込レベル
は非選択ビツト内の情報被壊を防止するために、
メモリーセル内の駆動トランジスタのドレイン接
点の寄生容量と漏洩電流路の等価抵抗との積に比
して小の電込時間巾に完了する。
デイジツト線対に外部からほゞ4V―0Vの高低レ
ベルを与えて行なわれるが、これらの書込レベル
は非選択ビツト内の情報被壊を防止するために、
メモリーセル内の駆動トランジスタのドレイン接
点の寄生容量と漏洩電流路の等価抵抗との積に比
して小の電込時間巾に完了する。
この実施例によれば、スタテイツク型メモリ回
路をきわめて高密度記憶容量で大規模集積回路と
して実現することができる。
路をきわめて高密度記憶容量で大規模集積回路と
して実現することができる。
第１図Ａ〜第１図Ｅはこの発明の一実施例の平
面図、特性図、断面図、および等価回路図、第２
図Ａ〜第２図Ｄはこの発明の他の実施例の回路
図、メモリーセル等価回路図、平面図、電圧波形
図である。 図中、１０１……活性領域、１０２……ゲート
電極、１０３……ドレイン領域、１０４……ソー
ス領域、１０５……漏洩電流路、１０９……Ｐ型
シリコン単結晶基体。
面図、特性図、断面図、および等価回路図、第２
図Ａ〜第２図Ｄはこの発明の他の実施例の回路
図、メモリーセル等価回路図、平面図、電圧波形
図である。 図中、１０１……活性領域、１０２……ゲート
電極、１０３……ドレイン領域、１０４……ソー
ス領域、１０５……漏洩電流路、１０９……Ｐ型
シリコン単結晶基体。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体の一表面に逆導電型のドレイ
ンおよびソース領域を有し、該領域間のチヤンネ
ル領域の前記表面に絶縁ゲート膜を介してゲート
電極を設けた半導体装置において、前記チヤンネ
ル領域端付近の前記半導体表面に前記ドレインお
よびソース領域間の漏洩電流路が設けられている
ことを特徴とする半導体装置。 ２ 前記漏洩電流路がチヤンネル端付近に形成さ
れた表面濃度１０17cm3以下の低濃度逆導電型領域
であることを特徴とする特許請求の範囲第１項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045578A JPS54113270A (en) | 1978-02-23 | 1978-02-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045578A JPS54113270A (en) | 1978-02-23 | 1978-02-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54113270A JPS54113270A (en) | 1979-09-04 |
| JPS6210032B2 true JPS6210032B2 (ja) | 1987-03-04 |
Family
ID=12027536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045578A Granted JPS54113270A (en) | 1978-02-23 | 1978-02-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54113270A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59130459A (ja) * | 1983-01-17 | 1984-07-27 | Hitachi Ltd | 半導体メモリ集積回路装置 |
-
1978
- 1978-02-23 JP JP2045578A patent/JPS54113270A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54113270A (en) | 1979-09-04 |
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