JPS5986241A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5986241A JPS5986241A JP19637182A JP19637182A JPS5986241A JP S5986241 A JPS5986241 A JP S5986241A JP 19637182 A JP19637182 A JP 19637182A JP 19637182 A JP19637182 A JP 19637182A JP S5986241 A JPS5986241 A JP S5986241A
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置及びその製造方法の改良に関する
・ 〔発明の技術的背景とその問題点〕 従来、半導体としてシリコンを用いた半導体装置、特に
ＭＯ８型半導体装置においては、寄生チャネルによる絶
縁不良をなくし、かつ寄生容量を小さくするために素子
間の所謂フィールド領域に厚い絶縁膜を形成することが
行われている。このような厚い絶縁膜を素子分離領域に
形成する方法としては、代表的には次の３つの方法が良
く知られている。
・ 〔発明の技術的背景とその問題点〕 従来、半導体としてシリコンを用いた半導体装置、特に
ＭＯ８型半導体装置においては、寄生チャネルによる絶
縁不良をなくし、かつ寄生容量を小さくするために素子
間の所謂フィールド領域に厚い絶縁膜を形成することが
行われている。このような厚い絶縁膜を素子分離領域に
形成する方法としては、代表的には次の３つの方法が良
く知られている。
まず、第一の方法はｒ、ｏｃｏｓ法（例えば：文献Ｐｈ
１１１ｐｓ Ｒｅｓ、Ｒｅｐｔｓ、２５，１１８−１３
２（１９７０））として知られ、耐酸化性の膜で素子形
成領域を覆い、素子分離領域のシリコン基板を熱酸化し
て選択的に厚い酸化膜を形成する方法である。
１１１ｐｓ Ｒｅｓ、Ｒｅｐｔｓ、２５，１１８−１３
２（１９７０））として知られ、耐酸化性の膜で素子形
成領域を覆い、素子分離領域のシリコン基板を熱酸化し
て選択的に厚い酸化膜を形成する方法である。
第二の方法は、代表的にはＲＥＯＸ法（例えば：文献Ｉ
ＥＤＭ Ｔｅｃｈｎ、 Ｄｌｇｅｓｔ、 １７７−１８
０（１９７８））として知られ、素子分離領域のシリコ
ン基板中に基板と同導電型の不純物層とシリコン基板上
に素子分ｂＩＵ用のＣＶＤ −５ｓｏ２膜とを自己整合
的に形成する方法である。
ＥＤＭ Ｔｅｃｈｎ、 Ｄｌｇｅｓｔ、 １７７−１８
０（１９７８））として知られ、素子分離領域のシリコ
ン基板中に基板と同導電型の不純物層とシリコン基板上
に素子分ｂＩＵ用のＣＶＤ −５ｓｏ２膜とを自己整合
的に形成する方法である。
第三の方法は、代表的にはＢＯＸ法（例えば：文献ＩＥ
ＤＭＴｅｃｈｎ、 Ｄｉｇｅｓｔ、 ３８４−３８７（
１９８１））として知られ、素子分離領域のシリコン基
板を少なくとも一部工、チングとして溝部を形成し、こ
の溝部を絶縁膜で埋め込む方法である。
ＤＭＴｅｃｈｎ、 Ｄｉｇｅｓｔ、 ３８４−３８７（
１９８１））として知られ、素子分離領域のシリコン基
板を少なくとも一部工、チングとして溝部を形成し、こ
の溝部を絶縁膜で埋め込む方法である。
しかし、上記いずれの素子分離法を用いても、素子を形
成する領域は素子分離用の酸化膜でとシ囲まれた半導体
基板表面のみに限定されている。また、ダイナミックＲ
ＡＭ等に代表される高密度メモリデバイスは、その集積
密度を上げるため微細化される傾向にあり、従って素子
形成領域の面積は益々小さくなっている。このため、Ｍ
ＯＳ ）ランジスタのチャネル幅が狭くナリ、トランジ
スタの十分な電流駆動力（チャネルコンダクタンス）が
得られなくなる。さらに、ＭＯＳキャパシタにおいては
、キャノＪ？シタ面積が小さくなるため、十分な、キャ
パシタ容量が得られないという問題が生じてきている。
成する領域は素子分離用の酸化膜でとシ囲まれた半導体
基板表面のみに限定されている。また、ダイナミックＲ
ＡＭ等に代表される高密度メモリデバイスは、その集積
密度を上げるため微細化される傾向にあり、従って素子
形成領域の面積は益々小さくなっている。このため、Ｍ
ＯＳ ）ランジスタのチャネル幅が狭くナリ、トランジ
スタの十分な電流駆動力（チャネルコンダクタンス）が
得られなくなる。さらに、ＭＯＳキャパシタにおいては
、キャノＪ？シタ面積が小さくなるため、十分な、キャ
パシタ容量が得られないという問題が生じてきている。
特に、前記ＬＯＣＯ８法においては、素子分離用酸化膜
が周辺から１．０〔μｍ〕程度素子形成領域に侵入する
ため、素子形成領域の面積の減少は著しく、上記チャネ
ルコンダクタンスの低下とキャパシタ容量の低下は深刻
な問題となっている。逆にいえば、十分なチャネルコン
ダクタンス及びキャノやシタ容１′を得るには素子形成
領域の面積を広くする必要があり、これが素子の微細化
及び高密度化を妨げる大きな要因となる。
が周辺から１．０〔μｍ〕程度素子形成領域に侵入する
ため、素子形成領域の面積の減少は著しく、上記チャネ
ルコンダクタンスの低下とキャパシタ容量の低下は深刻
な問題となっている。逆にいえば、十分なチャネルコン
ダクタンス及びキャノやシタ容１′を得るには素子形成
領域の面積を広くする必要があり、これが素子の微細化
及び高密度化を妨げる大きな要因となる。
一方、相補型ＭＯ８（Ｃ−ＭＯＳ）インノ々−夕等にお
いては、Ｐチャネルトランジスタのソースの耐圧及びに
チャネルト°ランジスタのソースとＮ型基板との耐圧を
保つために、これらの間隔をある基準以上必要とする。
いては、Ｐチャネルトランジスタのソースの耐圧及びに
チャネルト°ランジスタのソースとＮ型基板との耐圧を
保つために、これらの間隔をある基準以上必要とする。
また、Ｎチャンネルトランジスタのチャネル幅とＰチャ
ネルトランジスタのチャネル幅もトランジスタに流れる
電流値を大きくするためにある基準以上必要とする。し
たがって、こ、−場合も素子形成領域の面積を広くする
必要かあシ、これが微細化及び高集積化をはかる上で大
きな障害となっている。
ネルトランジスタのチャネル幅もトランジスタに流れる
電流値を大きくするためにある基準以上必要とする。し
たがって、こ、−場合も素子形成領域の面積を広くする
必要かあシ、これが微細化及び高集積化をはかる上で大
きな障害となっている。
本発明の目的は、素子形成領域の面積を大きくすること
なく、十分大きなチャネルコンダクタンス及びキャパシ
タ容量等を得ることができ、素子の微細化及び高密度化
をはかシ得る半導体装置を提供することにある。
なく、十分大きなチャネルコンダクタンス及びキャパシ
タ容量等を得ることができ、素子の微細化及び高密度化
をはかシ得る半導体装置を提供することにある。
また、本発明の他の目的は、上記微細化及び高密度化に
を与し得る半導体装置の製造方法を提供することにある
。
を与し得る半導体装置の製造方法を提供することにある
。
本発明の骨子は、素子分離領域に設けた溝部の側壁にも
薄い絶縁膜を介して電極材料を形成することにある。
薄い絶縁膜を介して電極材料を形成することにある。
すなわち本発明は、半導体基板上の素子分離領域をエツ
チングして形成された溝部に、第１の絶縁膜を埋め込ん
で素子分離をはかった半導体装置において、上記第１の
絶縁膜の一部を除去し上記溝部の側壁を露出し、この露
出した側部及び基板の素子形成領域上に第２の絶縁膜を
形成し、この第２の絶縁膜上に電極月利を被着するよう
にしたものでおる。
チングして形成された溝部に、第１の絶縁膜を埋め込ん
で素子分離をはかった半導体装置において、上記第１の
絶縁膜の一部を除去し上記溝部の側壁を露出し、この露
出した側部及び基板の素子形成領域上に第２の絶縁膜を
形成し、この第２の絶縁膜上に電極月利を被着するよう
にしたものでおる。
また、本発明は上記半導体装１ｄヲ製造するに際し、半
導体基板の素子形成領域上にマスク材ｖｉ−被着したの
ち、このマスク材を用い′上記基板の素子分離領域を選
択エツチングして溝部を形成し、次いで全面に上記溝部
の深さと略同じ膜厚の第１の絶縁膜を堆積し、次いで段
差部に堆積した絶縁膜のエツチング速度が平坦部に堆積
した絶縁膜のエツチング速度よシ速くなるエツチング条
件で上記第１の絶縁膜全工、チングして前記溝部の側壁
を露出せしめ、次いで前記マスク材を除去することによ
シ該マスク材上の第１の絶縁膜を除去して素子形成領域
を露出せしめ、次いで上記露出した素子形成領域及び前
記溝部の側壁に第２の絶縁膜を形成し、しかるのち上記
第２の絶縁膜上に電極材料を被着するようにした方法で
ある。
導体基板の素子形成領域上にマスク材ｖｉ−被着したの
ち、このマスク材を用い′上記基板の素子分離領域を選
択エツチングして溝部を形成し、次いで全面に上記溝部
の深さと略同じ膜厚の第１の絶縁膜を堆積し、次いで段
差部に堆積した絶縁膜のエツチング速度が平坦部に堆積
した絶縁膜のエツチング速度よシ速くなるエツチング条
件で上記第１の絶縁膜全工、チングして前記溝部の側壁
を露出せしめ、次いで前記マスク材を除去することによ
シ該マスク材上の第１の絶縁膜を除去して素子形成領域
を露出せしめ、次いで上記露出した素子形成領域及び前
記溝部の側壁に第２の絶縁膜を形成し、しかるのち上記
第２の絶縁膜上に電極材料を被着するようにした方法で
ある。
トランジスタを形成すると、実効的なチャネル幅が島状
素子領域の上面の部分と側面の部分との和になる。この
ため、実効的なチャネル幅は従来の場合に比べて側面の
部分だけ大きくなシ、これによりチャネルコンダクタン
スを大きくすることができる。また、ＭＯ８キャノ臂シ
タを形成すれば、実効的なキャパシタンス面積が島状素
子領域の上面の部分と側面の部分との和になる。
素子領域の上面の部分と側面の部分との和になる。この
ため、実効的なチャネル幅は従来の場合に比べて側面の
部分だけ大きくなシ、これによりチャネルコンダクタン
スを大きくすることができる。また、ＭＯ８キャノ臂シ
タを形成すれば、実効的なキャパシタンス面積が島状素
子領域の上面の部分と側面の部分との和になる。
このため、やはり実効的なキャパシタンス面積は従来の
場合に比べて側面の部分だけ大きくなシ、キャパシタン
ス面積を大きくすることができる。したがって、従来と
同じチャネルコンダクタンス及びキャノ臂シタ容景にお
ｈては孝子形成領域の面積全大幅に狭くすることができ
、素子の微細化及び高密度化をはがシ得る。
場合に比べて側面の部分だけ大きくなシ、キャパシタン
ス面積を大きくすることができる。したがって、従来と
同じチャネルコンダクタンス及びキャノ臂シタ容景にお
ｈては孝子形成領域の面積全大幅に狭くすることができ
、素子の微細化及び高密度化をはがシ得る。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程断面図である。まず、第１図（ａ）に示す如く
、半導体基板、例えば面方位（１００）比抵抗５〜５０
（Ωｍ〕のＰ型シリコン基板１を用意し、この基板１の
素子形成領域上に厚さ５００ （Ｘ）程度の熱酸化膜２
を介して、シリコン基板１のエツチングのマスクとな多
、かつ後の工程です７トオフ加工全可能にするマスク材
、例えばＡｔ膜３を被着する。次いで、第１図（ｂ）に
示す如＜Ａｔ＠、９をマスクとして素子分離領域（フィ
ールド領域）のシリコン基板１を深さ、例えば１．０Ｃ
μｍ）程麿工、チングして溝部４を形成する。その後、
同じＡｔ膜３をマスクに用いて、フィード領域の溝部４
にフィールド反転防止のためのゼロンのイオン注入を行
ないＰ＋層５をつくる。
めの工程断面図である。まず、第１図（ａ）に示す如く
、半導体基板、例えば面方位（１００）比抵抗５〜５０
（Ωｍ〕のＰ型シリコン基板１を用意し、この基板１の
素子形成領域上に厚さ５００ （Ｘ）程度の熱酸化膜２
を介して、シリコン基板１のエツチングのマスクとな多
、かつ後の工程です７トオフ加工全可能にするマスク材
、例えばＡｔ膜３を被着する。次いで、第１図（ｂ）に
示す如＜Ａｔ＠、９をマスクとして素子分離領域（フィ
ールド領域）のシリコン基板１を深さ、例えば１．０Ｃ
μｍ）程麿工、チングして溝部４を形成する。その後、
同じＡｔ膜３をマスクに用いて、フィード領域の溝部４
にフィールド反転防止のためのゼロンのイオン注入を行
ないＰ＋層５をつくる。
次に、第１図（ｃ） ＪＣ示す如く段差部に堆積した膜
のエツチング速度が平坦部に堆積した膜のエツチング速
度より速くなる性質を持つ膜、代表的にはプラズマ雰囲
気中で形成したＣＶＤ −５ｌｙ２膜（第１の絶縁膜）
６を例えば１．１〔μｍ〕程度全面に堆積する。次いで
、第１図（ｄ）に示す如く緩衝弗酸液で上記プラズマＣ
ＶＤ −８３０２＆ ６を例えば１分程エツチングする
と、Ｐｌａｓｍａ ＣＶＤ −８ｉ０２膜りの上記性質
により溝部４の側壁部に堆積したプラズマＣＶＤ −８
１０２膜６は選択的忙除去され、溝部側壁のシリコン基
板１と少なくともＡｔ膜３の側壁の一部が露出される。
のエツチング速度が平坦部に堆積した膜のエツチング速
度より速くなる性質を持つ膜、代表的にはプラズマ雰囲
気中で形成したＣＶＤ −５ｌｙ２膜（第１の絶縁膜）
６を例えば１．１〔μｍ〕程度全面に堆積する。次いで
、第１図（ｄ）に示す如く緩衝弗酸液で上記プラズマＣ
ＶＤ −８３０２＆ ６を例えば１分程エツチングする
と、Ｐｌａｓｍａ ＣＶＤ −８ｉ０２膜りの上記性質
により溝部４の側壁部に堆積したプラズマＣＶＤ −８
１０２膜６は選択的忙除去され、溝部側壁のシリコン基
板１と少なくともＡｔ膜３の側壁の一部が露出される。
このとき、平坦邪に堆積したプラズマＣＶＤ −８１０
２膜６は約１０００（芙〕程度工、チングされ膜厚は１
．０〔μｍ〕程度になる。次に、例えば硫酸と過酸化水
素水との混液で処理するとＡｔ膜３は工、チンチされ同
時にＡｔ膜膜上上堆積していたプラズマＣＶＤ −５Ｉ
Ｏ２膜も除去される。その後、第１図（ｅ）に示す如く
熱酸化膜２を除去すると、溝部４内に素子分離用の酸化
膜（ＣＶＤ −５ｔｏ２膜）６が残置した構造で島状の
素子領域が形成される。このとき、素子形成領域の表面
と素子分離用酸化膜６の表面の高さが略等しくなるよう
にすることがてきる。その後、第１図α）に示す如く素
子形成領域の上面及び側面に薄い酸化膜（第２の酸化膜
）７を形成し、続いて通常の製造工程によ、りＭＯＳＭ
ＯＳキャパシタＳ ）ランジスタ等が作成されることに
なる。
２膜６は約１０００（芙〕程度工、チングされ膜厚は１
．０〔μｍ〕程度になる。次に、例えば硫酸と過酸化水
素水との混液で処理するとＡｔ膜３は工、チンチされ同
時にＡｔ膜膜上上堆積していたプラズマＣＶＤ −５Ｉ
Ｏ２膜も除去される。その後、第１図（ｅ）に示す如く
熱酸化膜２を除去すると、溝部４内に素子分離用の酸化
膜（ＣＶＤ −５ｔｏ２膜）６が残置した構造で島状の
素子領域が形成される。このとき、素子形成領域の表面
と素子分離用酸化膜６の表面の高さが略等しくなるよう
にすることがてきる。その後、第１図α）に示す如く素
子形成領域の上面及び側面に薄い酸化膜（第２の酸化膜
）７を形成し、続いて通常の製造工程によ、りＭＯＳＭ
ＯＳキャパシタＳ ）ランジスタ等が作成されることに
なる。
第２図（ａ）は標準的なダイナミックＲＡＭのセル構造
を示す平面図で、図中８はＭＯＳキャパシタの電極を示
し、９はＭＯＳ ）ランジスタのダート電極ケ示してい
る。
を示す平面図で、図中８はＭＯＳキャパシタの電極を示
し、９はＭＯＳ ）ランジスタのダート電極ケ示してい
る。
第２図（ｂ）は同図（、）の矢視Ａ−Ａ断面図で、上記
実施例方法ケ用いて作成したＭＯ８キャノ（シタを示し
ている。映厚ｌｏ ｏ （：ｌ）のシリコン酸化膜７を
用いた一辺が３．４〔μｍ〕の方形のＭＯＳキャパシタ
を考えると、従来の素子分離構造、例えばＢＯＸ法やＲ
ＥＯＸ法を用いた場合にはキャノヤシタンス容曾は４０
［ｆＦ）ＫＬかならなかった。さらに、従来法のＬＯＣ
Ｏ８法を用いた場合は実効的なＭＯＳキャパシタ面積は
バーズビークによシ減少するため、さらにキセノ４シタ
ンス容量は２８．８［ｆＦ］に減少してしまう。しかし
ながら、本実施例方法を用いれば第２図（ｂ） Ｋ示し
たように島状素子領域の表面のみならず側面にもキャパ
シタが形Ｂｙされるため、実効的なキャパシタ面積が増
大して、キャ／ＩＰシタ答量は２倍以上の８７．１〔ｆ
Ｆ〕にもなった。
実施例方法ケ用いて作成したＭＯ８キャノ（シタを示し
ている。映厚ｌｏ ｏ （：ｌ）のシリコン酸化膜７を
用いた一辺が３．４〔μｍ〕の方形のＭＯＳキャパシタ
を考えると、従来の素子分離構造、例えばＢＯＸ法やＲ
ＥＯＸ法を用いた場合にはキャノヤシタンス容曾は４０
［ｆＦ）ＫＬかならなかった。さらに、従来法のＬＯＣ
Ｏ８法を用いた場合は実効的なＭＯＳキャパシタ面積は
バーズビークによシ減少するため、さらにキセノ４シタ
ンス容量は２８．８［ｆＦ］に減少してしまう。しかし
ながら、本実施例方法を用いれば第２図（ｂ） Ｋ示し
たように島状素子領域の表面のみならず側面にもキャパ
シタが形Ｂｙされるため、実効的なキャパシタ面積が増
大して、キャ／ＩＰシタ答量は２倍以上の８７．１〔ｆ
Ｆ〕にもなった。
第２図（ｃ）は同図（ａ）の矢視Ｂ−Ｂ断面図で、上記
実施例方法を用いて作成したＭＯＳ ）ランジスタのチ
ャネル幅方向を示している。例えば従来のＢＯＸ法やＲ
ＥＯＸ法を用いて素子分離を１−［ないチャネル幅１．
０〔μｍ〕、チャネル長さ１．０〔μｍ〕のＭＯＳ ）
ランジスタを形成した場合を仮定すると、同じトランジ
スタを従来のＬＯＣＯ８法で製造すればバーズビークの
ため実効的なチャネル幅は消滅し、チャネルコンダクタ
ンスｇｍは零になる。
実施例方法を用いて作成したＭＯＳ ）ランジスタのチ
ャネル幅方向を示している。例えば従来のＢＯＸ法やＲ
ＥＯＸ法を用いて素子分離を１−［ないチャネル幅１．
０〔μｍ〕、チャネル長さ１．０〔μｍ〕のＭＯＳ ）
ランジスタを形成した場合を仮定すると、同じトランジ
スタを従来のＬＯＣＯ８法で製造すればバーズビークの
ため実効的なチャネル幅は消滅し、チャネルコンダクタ
ンスｇｍは零になる。
これに対して本実施例方法を用いれば、第２図（ｃｌに
示したように島状素子領域の表面のみならず側面にもチ
ャネルが形成されるため実効的なチャネル幅が増大して
、チャネルコンダクタンス１ｍは従来ＢＯＸ法又はＲＥ
ＯＸ法の場合の約３倍にもなる。
示したように島状素子領域の表面のみならず側面にもチ
ャネルが形成されるため実効的なチャネル幅が増大して
、チャネルコンダクタンス１ｍは従来ＢＯＸ法又はＲＥ
ＯＸ法の場合の約３倍にもなる。
かくして本実施例によれば、島状に分離された素子領域
の島表面のみならず島側面にも例えハＭＯ８キャノ臂シ
タやＭＯＳ ）ランジスタを形成する牢が可能になシ、
上述のようにキャパシタ面積の増大やトランジスタ特性
の改讐をはかることができる。
の島表面のみならず島側面にも例えハＭＯ８キャノ臂シ
タやＭＯＳ ）ランジスタを形成する牢が可能になシ、
上述のようにキャパシタ面積の増大やトランジスタ特性
の改讐をはかることができる。
第３図（、）〜（ｆ）は他の実施例全説明するための工
程断面図でめる。まず、第３図（ａ）に示す如くＮ型シ
リコン基板１１中にＰウェル１２ｒ形成したのち、基板
１１の表面を酸化し酸化膜１３を形成し、さらにこの酸
化膜１３上にＡｔ膜（マスク材）ｆ４’に蒸着する。続
いて、周知の方法により素子形成領域上の部分を残し、
Ａｔ膜１４及び酸化膜１３を選択的に除去する。次いで
、第３図（ｂ）に示す如く上記Ａｔ膜１４をマスクとし
て基板ノーを選択エツチングしてチー／’Ｐ断面金有す
る溝部１５を形成する。その後、第３図（ｅ）に示す如
（先の実施例と同様に５ＩＯ２膜１６を全面に堆積する
。次いで、希釈した弗酸を用い８１０膜１６を全面エツ
チングすることによシ、第３図（ｄ）に示す如く溝部１
５の側壁の５ｉ０２膜１６’ｊｋ除去する。その後、Ａ
ｔ膜１４を除去することによりＡＡ膜１４上の５ｔＯ２
膜を除去する。次いて酸化膜１３を除去したのち、第３
図（、）に示す如くダート酸化膜（第２の絶縁膜）１７
を形成する。続いて、第３図（ｆ）に示す如く全面に多
結晶シリコン膜１８を堆積する。その後、多結晶シリコ
ン膜１８のノ臂ターニングヲ行い、Ｎチャネルトランジ
スタ、Ｐチャネルトランジスタのソース・ドレイン領域
への不純物拡散、保睦膜形成、電榊取シ出しを行うこと
によってＣ−ＭＯＳインバータが作成されることになる
。
程断面図でめる。まず、第３図（ａ）に示す如くＮ型シ
リコン基板１１中にＰウェル１２ｒ形成したのち、基板
１１の表面を酸化し酸化膜１３を形成し、さらにこの酸
化膜１３上にＡｔ膜（マスク材）ｆ４’に蒸着する。続
いて、周知の方法により素子形成領域上の部分を残し、
Ａｔ膜１４及び酸化膜１３を選択的に除去する。次いで
、第３図（ｂ）に示す如く上記Ａｔ膜１４をマスクとし
て基板ノーを選択エツチングしてチー／’Ｐ断面金有す
る溝部１５を形成する。その後、第３図（ｅ）に示す如
（先の実施例と同様に５ＩＯ２膜１６を全面に堆積する
。次いで、希釈した弗酸を用い８１０膜１６を全面エツ
チングすることによシ、第３図（ｄ）に示す如く溝部１
５の側壁の５ｉ０２膜１６’ｊｋ除去する。その後、Ａ
ｔ膜１４を除去することによりＡＡ膜１４上の５ｔＯ２
膜を除去する。次いて酸化膜１３を除去したのち、第３
図（、）に示す如くダート酸化膜（第２の絶縁膜）１７
を形成する。続いて、第３図（ｆ）に示す如く全面に多
結晶シリコン膜１８を堆積する。その後、多結晶シリコ
ン膜１８のノ臂ターニングヲ行い、Ｎチャネルトランジ
スタ、Ｐチャネルトランジスタのソース・ドレイン領域
への不純物拡散、保睦膜形成、電榊取シ出しを行うこと
によってＣ−ＭＯＳインバータが作成されることになる
。
かくして本実施例によれば、Ｐウェル１２とＰウェル１
２外に形成場れる各トランジスタのソース若しくはドレ
インとの距離を短くすることができる。さらに、各トラ
ンジスタのチャネル幅も素子形成領域に比して十分大き
くすることができる。したがって、先の実施例と同様に
素子の微細化及び高密度化をはかり得る。
２外に形成場れる各トランジスタのソース若しくはドレ
インとの距離を短くすることができる。さらに、各トラ
ンジスタのチャネル幅も素子形成領域に比して十分大き
くすることができる。したがって、先の実施例と同様に
素子の微細化及び高密度化をはかり得る。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記マスク材ｔまＡｔに限るものではな
く、シリコン基板エツチングのマスクとして作用し、か
つその後の１ノフトオフ加工を可能とする衣のであれば
よい。また、溝部に埋め込む絶縁膜はプラズマＣＶＤ
−８１０２膜に限るものでなく、スノ（ツタ蒸着による
５１０２膜、プラズマＣＶＤ −Ｓ １ｓ ／’／ ４
膜、或いはＰＳＧ膜であってもよい。また、ＭＯＳトラ
ンジスタ、５ｔｏｓキャノ’１１シタ或いハＣ−ＭＯＳ
インノぐ一夕に限ら−Ｊ′″、各種の半導体装置に適用
することが可能である。
ない。例えば、前記マスク材ｔまＡｔに限るものではな
く、シリコン基板エツチングのマスクとして作用し、か
つその後の１ノフトオフ加工を可能とする衣のであれば
よい。また、溝部に埋め込む絶縁膜はプラズマＣＶＤ
−８１０２膜に限るものでなく、スノ（ツタ蒸着による
５１０２膜、プラズマＣＶＤ −Ｓ １ｓ ／’／ ４
膜、或いはＰＳＧ膜であってもよい。また、ＭＯＳトラ
ンジスタ、５ｔｏｓキャノ’１１シタ或いハＣ−ＭＯＳ
インノぐ一夕に限ら−Ｊ′″、各種の半導体装置に適用
することが可能である。
その他、本発明の要旨を逸脱しない範囲で、植種変形し
て実施することができる。
て実施することができる。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程断面図、第２図（ａ）〜（ｃ）は上記実施例を
用いて作成したダイナミ、りＲＡＭセルを示すもので第
２図（ａ）は平面図、第２図（ｂ）は同図（ａ）の矢視
Ａ−Ａ断面図、第２図（ｅ）は同図（ａ）の矢視Ｂ−Ｂ
断面図、第３図（ａ）〜（ｆ）は他の実施例を説明する
ための工程断面図である。 １．１１・・・シリコン基板、２．１３・・・熱酸化Ｂ
ｎ、３１１４・・・アルミニウム膜（マスク材）、４．
１５°“°溝部、５・・・イオン注入ｊ℃、６．１６・
・・５ｉ０２膜（第１の絶縁膜）、７．１７・・・ダー
ト酸化膜（第２の絶縁膜）、８・・・キャノヤシタ電極
、９．１８・・・ダート電極、１２・・・〆ウエル。 第３図 第３図
めの工程断面図、第２図（ａ）〜（ｃ）は上記実施例を
用いて作成したダイナミ、りＲＡＭセルを示すもので第
２図（ａ）は平面図、第２図（ｂ）は同図（ａ）の矢視
Ａ−Ａ断面図、第２図（ｅ）は同図（ａ）の矢視Ｂ−Ｂ
断面図、第３図（ａ）〜（ｆ）は他の実施例を説明する
ための工程断面図である。 １．１１・・・シリコン基板、２．１３・・・熱酸化Ｂ
ｎ、３１１４・・・アルミニウム膜（マスク材）、４．
１５°“°溝部、５・・・イオン注入ｊ℃、６．１６・
・・５ｉ０２膜（第１の絶縁膜）、７．１７・・・ダー
ト酸化膜（第２の絶縁膜）、８・・・キャノヤシタ電極
、９．１８・・・ダート電極、１２・・・〆ウエル。 第３図 第３図
Claims (3)
- （１）半導体基板上の素子分離領域をエツチングして形
成された溝部と、仁の溝部に該溝部の側壁が露出するよ
う埋め込まれた第１の絶縁膜と、前記半導体基板の素子
形成領域上及び上記側壁上に形成された第２の絶縁膜と
、この第２の絶縁膜上に被着された電極材料とを具備し
てなることを特徴とする半導体装置。 - （２）半導体基板の素子形成領域上にマスク材を被着す
る工程と、上記マスク材を用いて上記基板の素子分離領
域を選択エツチングして溝部を形成する工程と、次いで
全面に上記溝部の深さと略同じ膜厚の第１の絶縁膜を堆
積する工程と、段差部に堆積した絶縁膜のエツチング速
度が平坦部に堆積した絶縁膜のエツチング速度より速く
なるエツチング条件て上記第１の絶縁膜をエツチングし
て前記溝部の側壁を露出せしめる工程と、次いで前記マ
スク材を除去することによシ該マスク材上の第１の絶縁
膜を除去して素子形成領域を露出せしめる工程と、上記
臨出した素子形成領域及び前記溝部の側壁に第２の絶縁
膜を形成する工程と、上記第２の絶縁膜上に電極材料を
被着する工程とを具備したことを特徴とする半導体装置
の製造方法。 - （３）前記第１の絶縁膜としてプラズマ雰囲気中で形成
したＣＶＤ −５ｔｏ２膜、ス）４ツタ蒸着した５１０
２膜、減圧雰囲気中で形成したＰＳＧ膜、或いはプラズ
マ雰囲気中で形成したＣＶＤ −Ｓｔ、、Ｎ４膜を用い
、そのエツチング法として化学エツチング法を用いたこ
とを特徴とする特許請求の範囲第２項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19637182A JPS5986241A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19637182A JPS5986241A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986241A true JPS5986241A (ja) | 1984-05-18 |
Family
ID=16356742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19637182A Pending JPS5986241A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986241A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182458A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体メモリ装置 |
| US4679299A (en) * | 1986-08-11 | 1987-07-14 | Ncr Corporation | Formation of self-aligned stacked CMOS structures by lift-off |
| JPH01241868A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 半導体装置 |
| US4979014A (en) * | 1987-08-10 | 1990-12-18 | Kabushiki Kaisha Toshiba | MOS transistor |
| JP2001035913A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-11-09 JP JP19637182A patent/JPS5986241A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182458A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体メモリ装置 |
| US4679299A (en) * | 1986-08-11 | 1987-07-14 | Ncr Corporation | Formation of self-aligned stacked CMOS structures by lift-off |
| US4979014A (en) * | 1987-08-10 | 1990-12-18 | Kabushiki Kaisha Toshiba | MOS transistor |
| JPH01241868A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 半導体装置 |
| JP2001035913A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4649006B2 (ja) * | 1999-07-16 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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