JPS62298161A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62298161A JPS62298161A JP61140061A JP14006186A JPS62298161A JP S62298161 A JPS62298161 A JP S62298161A JP 61140061 A JP61140061 A JP 61140061A JP 14006186 A JP14006186 A JP 14006186A JP S62298161 A JPS62298161 A JP S62298161A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
[産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、素子分離技術に関するものである。
に、素子分離技術に関するものである。
半導体素子間の素子分離は、一般的に、半導体基板表面
の酸化による酸化シリコン膜からなるフィールド絶縁膜
と、チャネルストッパ領域からなる。チャネルストッパ
領域を形成するための不純物は、フィールド絶縁膜を形
成する以前にイオン打込みによって導入し、フィールド
絶mlを形成するための熱酸化時に半導体基板に加わる
熱を利用して拡散する。なお、素子分離に関する技術は
、例えば、サイエンスフォーラム社発行「超LSIデバ
イスハンドブックj P63.昭和58年11月28日
発行に記載されている。
の酸化による酸化シリコン膜からなるフィールド絶縁膜
と、チャネルストッパ領域からなる。チャネルストッパ
領域を形成するための不純物は、フィールド絶縁膜を形
成する以前にイオン打込みによって導入し、フィールド
絶mlを形成するための熱酸化時に半導体基板に加わる
熱を利用して拡散する。なお、素子分離に関する技術は
、例えば、サイエンスフォーラム社発行「超LSIデバ
イスハンドブックj P63.昭和58年11月28日
発行に記載されている。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
チャネルストッパ領域が、MISFETのチャネル領域
にしみ出すため、チャネル領域が狭くなり、しきい値が
高くなる。
にしみ出すため、チャネル領域が狭くなり、しきい値が
高くなる。
本発明の目的は、半導体素子の電気的特性の向上を図る
ことにある。
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明m書の記述及び添付図面によって明らかになるであろ
う。
明m書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、フィールド絶縁膜を形成した後に、フィール
ド絶縁膜を通してチャネルストッパ領域を形成するため
の不純物を導入するものである。
ド絶縁膜を通してチャネルストッパ領域を形成するため
の不純物を導入するものである。
(作用〕
上記した手段によれば、チャネルストッパ領域のチャネ
ル領域へのしみ出しが防止少くとも低減されるので、半
導体素子の特性を向上することができる。
ル領域へのしみ出しが防止少くとも低減されるので、半
導体素子の特性を向上することができる。
本発明の一実施例をダイナミックRAMの製造方法に従
って説明する。
って説明する。
第1図乃至第10図は、ダイナミックRAMの製造工程
を説明するための図であり、領域Aはメモリセル領域の
断面図、領域Bはデコーダ、アドレスバッファ、センス
アンプ等の周辺回路を構成するMISFET領域の断面
図である。
を説明するための図であり、領域Aはメモリセル領域の
断面図、領域Bはデコーダ、アドレスバッファ、センス
アンプ等の周辺回路を構成するMISFET領域の断面
図である。
第1図に示すように、p−型単結晶シリコンからなる半
導体基板1の領域Bにi型ウェル領域3を形成するため
に、半導体基板1の全表面を酸化して下地膜としての酸
化シリコン膜2を形成する。
導体基板1の領域Bにi型ウェル領域3を形成するため
に、半導体基板1の全表面を酸化して下地膜としての酸
化シリコン膜2を形成する。
次に、レジスト膜からなるマスク4を形成する。
マスク4は、領域Bにおいてi型ウェル領域3が形成さ
れる領域の上で開口している。次に、イオン打込みによ
ってn型不純物例えばリン(P)を導入し、この後マス
ク4を取り除き半導体基板1をアニールすることによっ
て前記不純物を拡散してn−型ウェル領域3を形成する
。
れる領域の上で開口している。次に、イオン打込みによ
ってn型不純物例えばリン(P)を導入し、この後マス
ク4を取り除き半導体基板1をアニールすることによっ
て前記不純物を拡散してn−型ウェル領域3を形成する
。
次に、第2図に示すように、半導体基板1上に。
フィールド絶縁膜9(第6図参照)を形成する熱酸化の
ための窒化シリコン膜からなる熱酸化マスク5を例えば
CVD4こよって形成する。次に、図示していないレジ
スト膜からなるマスクを用い、領域Bのフィールド絶縁
膜9が形成される領域のうちに型ウェル領域3の表面上
の部分の熱酸化マスク5をエツチングによって除去して
開ロアを形成する。開ロアからn−型ウェル領域3の表
面の一部が露出する。熱酸化マスク5を開口フするため
に用いたレジスト膜からなるマスクは、開ロアを形成し
た後に除去する。次に、n−型ウェル領域3の表面のう
ち熱酸化マスク5から露出している部分を酸化して膜厚
が500λ程度の酸化シリコン膜6を形成する。酸化シ
リコンv46は、領域Bにチャネルストッパ領域10(
第6図参照)を形成するイオン打込みの際のマスクとな
り、また後にはフィールド絶縁膜9の一部となる。
ための窒化シリコン膜からなる熱酸化マスク5を例えば
CVD4こよって形成する。次に、図示していないレジ
スト膜からなるマスクを用い、領域Bのフィールド絶縁
膜9が形成される領域のうちに型ウェル領域3の表面上
の部分の熱酸化マスク5をエツチングによって除去して
開ロアを形成する。開ロアからn−型ウェル領域3の表
面の一部が露出する。熱酸化マスク5を開口フするため
に用いたレジスト膜からなるマスクは、開ロアを形成し
た後に除去する。次に、n−型ウェル領域3の表面のう
ち熱酸化マスク5から露出している部分を酸化して膜厚
が500λ程度の酸化シリコン膜6を形成する。酸化シ
リコンv46は、領域Bにチャネルストッパ領域10(
第6図参照)を形成するイオン打込みの際のマスクとな
り、また後にはフィールド絶縁膜9の一部となる。
次し;、第3図に示すように、図示していないレジスト
膜からなるマスクを用いて、領域已におけるマスク5の
うち、第2図の工程で除去されずにフィールド絶縁膜9
が形成される領域を覆っている部分をエツチングによっ
て除去して開ロアを大きくする。レジスト膜からなるマ
スクは、マスク5のエツチングの後に除去する。
膜からなるマスクを用いて、領域已におけるマスク5の
うち、第2図の工程で除去されずにフィールド絶縁膜9
が形成される領域を覆っている部分をエツチングによっ
て除去して開ロアを大きくする。レジスト膜からなるマ
スクは、マスク5のエツチングの後に除去する。
次に、第4図に示すように、マスク5及び酸化シリコン
膜6をイオン打込みのマスクとして、領域已にチャネル
ストッパ領域10(第6図参照)を形成するためのP型
不純物例えばボロン(B)8を導入する。このとき領域
A(メモリセル領域)には前記P型不純物が導入されな
い。
膜6をイオン打込みのマスクとして、領域已にチャネル
ストッパ領域10(第6図参照)を形成するためのP型
不純物例えばボロン(B)8を導入する。このとき領域
A(メモリセル領域)には前記P型不純物が導入されな
い。
このように、本実施例では、周辺回路領域(領域B)に
は、フィールド絶縁膜9を形成する以前にチャネルスト
ッパ領域10を形成するための不純物8を導入している
。
は、フィールド絶縁膜9を形成する以前にチャネルスト
ッパ領域10を形成するための不純物8を導入している
。
次に、第5図に示すように、図示していないレジスト膜
からなるマスクを用いて、領域へのフィールド絶縁膜9
が形成される領域上のマスク(窒化シリコン膜)5をエ
ツチングによって除去して領域Aに開ロアを形成する。
からなるマスクを用いて、領域へのフィールド絶縁膜9
が形成される領域上のマスク(窒化シリコン膜)5をエ
ツチングによって除去して領域Aに開ロアを形成する。
この間ロアから領域Aの表面が露出する。レジスト膜か
らなるマスクは、エツチングの後に除去する。
らなるマスクは、エツチングの後に除去する。
次に、第6図に示すように、領域A及び領域Bにおいて
、熱酸化マスク5から露出している半導体基板1及びぎ
型ウェル領域3の表面を熱酸化してフィールド絶縁膜9
を形成する。膜厚は4500λ程度にする。この熱酸化
時に、領域Bに導入しておいたp型不純物例えばボロン
(B)が拡散されて、領域已にP型チャネルストッパ領
域10が形成される。ここでは領域Aにはチャネルスト
ッパ領域lOは形成されない、フィールド絶縁膜9を形
成した後に、窒化シリコン膜からなる熱酸化マスク5を
除去する。
、熱酸化マスク5から露出している半導体基板1及びぎ
型ウェル領域3の表面を熱酸化してフィールド絶縁膜9
を形成する。膜厚は4500λ程度にする。この熱酸化
時に、領域Bに導入しておいたp型不純物例えばボロン
(B)が拡散されて、領域已にP型チャネルストッパ領
域10が形成される。ここでは領域Aにはチャネルスト
ッパ領域lOは形成されない、フィールド絶縁膜9を形
成した後に、窒化シリコン膜からなる熱酸化マスク5を
除去する。
次に、第7図に示すように、領域Aにチャネルストッパ
領域10を形成するイオン打込みのために、レジスト膜
からなるマスク11を領域Bに形成する。メモリセルア
レイ領域すなわち領域Aの全てがマスク11から露出し
ている1次に、P型不純物例えばボロン(B)をイオン
打込みによって領域Aに導入してチャネルストッパ領域
10を形成する。打込みエネルギーは200KeV程度
。
領域10を形成するイオン打込みのために、レジスト膜
からなるマスク11を領域Bに形成する。メモリセルア
レイ領域すなわち領域Aの全てがマスク11から露出し
ている1次に、P型不純物例えばボロン(B)をイオン
打込みによって領域Aに導入してチャネルストッパ領域
10を形成する。打込みエネルギーは200KeV程度
。
ドーズ量は5 X 10” a t oms10J程
度にする。イオン打込みの後に、レジスト膜からなるマ
スク11を除去する。
度にする。イオン打込みの後に、レジスト膜からなるマ
スク11を除去する。
チャネルストッパ領域10を形成するための不純物は、
領域Aのフィールド絶縁膜9を貫通してその下部の半導
体基板1の表面に導入される。また、半導体基板1のフ
ィールド絶縁膜9から露出している主面部では濃度分布
のピークが半導体基板l内にくるように、フィールド絶
縁膜9の下に導入された不純物より深い部分に導入され
る。
領域Aのフィールド絶縁膜9を貫通してその下部の半導
体基板1の表面に導入される。また、半導体基板1のフ
ィールド絶縁膜9から露出している主面部では濃度分布
のピークが半導体基板l内にくるように、フィールド絶
縁膜9の下に導入された不純物より深い部分に導入され
る。
このように、メモリセル領域すなわち領域Aでは、フィ
ールド絶縁膜9を形成した後にチャネルストッパ領域1
0を形成するようにしている。こうして、フィールド絶
縁膜9を形成するための熱酸化時の熱が、領域Aのチャ
ネルストッパ領域10に加わらないようにしてチャネル
ストッパ領域10の拡散を抑えている。なお、領域Aに
おけろチャネル領域10を形成するために導入されたP
型不純物の拡散及び活性化を図るためのアニールは、例
えばM I S F E Tのソース、ドレイン領域を
形成するための不純物のアニール・を用いる。又、蓄積
容量増加のため、このP型不純物の導入前にメモリセル
領域のフィールド絶縁膜9を少しエッチして、ボロン(
B)インプラ層10(第6図)を有する周辺回路の高電
圧回路部のフィールド絶縁膜よりも膜厚を薄くし、従っ
てセル間分離領域幅を少し減らすことが可能である。
ールド絶縁膜9を形成した後にチャネルストッパ領域1
0を形成するようにしている。こうして、フィールド絶
縁膜9を形成するための熱酸化時の熱が、領域Aのチャ
ネルストッパ領域10に加わらないようにしてチャネル
ストッパ領域10の拡散を抑えている。なお、領域Aに
おけろチャネル領域10を形成するために導入されたP
型不純物の拡散及び活性化を図るためのアニールは、例
えばM I S F E Tのソース、ドレイン領域を
形成するための不純物のアニール・を用いる。又、蓄積
容量増加のため、このP型不純物の導入前にメモリセル
領域のフィールド絶縁膜9を少しエッチして、ボロン(
B)インプラ層10(第6図)を有する周辺回路の高電
圧回路部のフィールド絶縁膜よりも膜厚を薄くし、従っ
てセル間分離領域幅を少し減らすことが可能である。
次に、第8図に示すように、イオン打込み等によって汚
染された下地膜としての酸化シリコン膜2を除去し、フ
ィールド絶縁膜9から露出している半導体基板10表面
を酸化することにより、酸化シリコン膜からなる誘電体
膜12を形成する。
染された下地膜としての酸化シリコン膜2を除去し、フ
ィールド絶縁膜9から露出している半導体基板10表面
を酸化することにより、酸化シリコン膜からなる誘電体
膜12を形成する。
誘電体膜12はメモリセルの容量素子を構成するための
ものである。この工程では、誘電体膜12が領域A(メ
モリセル領域)だけでなく領1或B(周辺回路領域)に
も形成されている。次に、容量素子の一方の電極である
rl”型半導体領域14を領域Aの所定部に形成するイ
オン打込みのために。
ものである。この工程では、誘電体膜12が領域A(メ
モリセル領域)だけでなく領1或B(周辺回路領域)に
も形成されている。次に、容量素子の一方の電極である
rl”型半導体領域14を領域Aの所定部に形成するイ
オン打込みのために。
レジスト膜からなるマスク13を領vj、A及び領域B
に形成する。マスク13は、領域Aにおいては選択M
I S F E T領域を覆い、領域已においては全領
域を覆っている。次に、領域Aのマスク13から露出し
ている半導体基板10表面にn型不純物例えばヒ素(A
s)を導入してrl’型半導体装置14を形成する。こ
のイオン打込みの後に、レジスト膜からなるマスク13
を除去する。
に形成する。マスク13は、領域Aにおいては選択M
I S F E T領域を覆い、領域已においては全領
域を覆っている。次に、領域Aのマスク13から露出し
ている半導体基板10表面にn型不純物例えばヒ素(A
s)を導入してrl’型半導体装置14を形成する。こ
のイオン打込みの後に、レジスト膜からなるマスク13
を除去する。
次に、第9図に示すように、容量素子の一方の電極であ
る導電プレート15を形成するために、例えばCVDに
よって領域A及び領域Bの全域に多結晶シリコン膜を形
成する。この多結晶シリコン膜をレジスト膜からなるマ
スクを用いたエツチングによってパターニングして導電
プレート15を形成する。エツチングに用いたレジスト
膜からなるマスクは、導電プレート15を形成した後に
除去する。次に、多結晶シリコン膜からなる導電プレー
ト15の露出している表面を酸化して、酸化シリコン膜
からなる絶縁膜16を形成する。次に、フィールド絶縁
膜9及び絶縁膜16から露出している誘電体膜12を除
去して半導体基板1の表面を露出させ、この露出した表
面を酸化して酸化シリコン膜からなるゲート絶縁膜17
を形成する0次に、例えばCVDによって半導体基板1
上の全域に多結晶シリコン膜を形成し、これをレジスト
膜からなるマスクを用いたエツチングによってバターニ
ングして領域Aにゲート電極18及びワード線WL、
Vl域Bにゲート電極18を形成する。なお、ゲート電
極18及びワード線WLは、Mo、W、Ta、Ti等の
高融点金属膜又はその高融点金属のシリサイド膜で形成
してもよく、又は多結晶シリコン膜の上に前記高融点金
属膜又はシリサイド膜を積層した2層膜で構成してもよ
い。
る導電プレート15を形成するために、例えばCVDに
よって領域A及び領域Bの全域に多結晶シリコン膜を形
成する。この多結晶シリコン膜をレジスト膜からなるマ
スクを用いたエツチングによってパターニングして導電
プレート15を形成する。エツチングに用いたレジスト
膜からなるマスクは、導電プレート15を形成した後に
除去する。次に、多結晶シリコン膜からなる導電プレー
ト15の露出している表面を酸化して、酸化シリコン膜
からなる絶縁膜16を形成する。次に、フィールド絶縁
膜9及び絶縁膜16から露出している誘電体膜12を除
去して半導体基板1の表面を露出させ、この露出した表
面を酸化して酸化シリコン膜からなるゲート絶縁膜17
を形成する0次に、例えばCVDによって半導体基板1
上の全域に多結晶シリコン膜を形成し、これをレジスト
膜からなるマスクを用いたエツチングによってバターニ
ングして領域Aにゲート電極18及びワード線WL、
Vl域Bにゲート電極18を形成する。なお、ゲート電
極18及びワード線WLは、Mo、W、Ta、Ti等の
高融点金属膜又はその高融点金属のシリサイド膜で形成
してもよく、又は多結晶シリコン膜の上に前記高融点金
属膜又はシリサイド膜を積層した2層膜で構成してもよ
い。
次に、第10図に示すように、領域A及び領域BにNチ
ャネルMISFETのソース、ドレイン領域の一部であ
るn型半導体領域19、酸化シリコン膜からなるサイド
ウオールスペーサ20.NチャネルMISFETのソー
ス、ドレイン領域の一部であるn゛型半導体領域21、
PチャネルMISFETのソース、ドレイン領域である
P″″型半導体領域22、例えばCVDによるリンシリ
ケートガラス(PSG)膜からなる絶縁膜23、接続孔
24、例えばスパッタによるアルミニウム膜からなるデ
ータ線DL及び導電M25を形成する。
ャネルMISFETのソース、ドレイン領域の一部であ
るn型半導体領域19、酸化シリコン膜からなるサイド
ウオールスペーサ20.NチャネルMISFETのソー
ス、ドレイン領域の一部であるn゛型半導体領域21、
PチャネルMISFETのソース、ドレイン領域である
P″″型半導体領域22、例えばCVDによるリンシリ
ケートガラス(PSG)膜からなる絶縁膜23、接続孔
24、例えばスパッタによるアルミニウム膜からなるデ
ータ線DL及び導電M25を形成する。
以上の説明のように、領域Aにおいては、フィールド絶
縁膜9を形成した後に、チャネルストッパ領域10を形
成するためのP型不純物例えばボロン(B)を導入して
いることにより、チャネルストッパ領域10のチャネル
領域へのしみ出しが低減される。これにより、メモリセ
ルの選択MISFETのしきい値を低減することができ
るので、読み出し書込みの高速化を図ることができる。
縁膜9を形成した後に、チャネルストッパ領域10を形
成するためのP型不純物例えばボロン(B)を導入して
いることにより、チャネルストッパ領域10のチャネル
領域へのしみ出しが低減される。これにより、メモリセ
ルの選択MISFETのしきい値を低減することができ
るので、読み出し書込みの高速化を図ることができる。
また、領域Aにおいて、容量素子の一方の電極であるn
゛型半導体領域14の下部のP型チャネルストッパ領域
10は、半導体基板1中の少数キャリアのバリアとなり
、またrl”型半導体領域14の接合容量を高めている
。ここで、n’型半導体領域14とその下部のP型チャ
ネルストッパ領域10の濃度分布を第11図に示す。
゛型半導体領域14の下部のP型チャネルストッパ領域
10は、半導体基板1中の少数キャリアのバリアとなり
、またrl”型半導体領域14の接合容量を高めている
。ここで、n’型半導体領域14とその下部のP型チャ
ネルストッパ領域10の濃度分布を第11図に示す。
フィールド絶縁膜9のバーズビーク部における半導体基
板1の表面のP型チャネルストッパ領域10の不純物濃
度は、フィールド絶縁膜9のバーズビーク部以外の表面
のp型チャネルストッパ領域10の不純物濃度より小さ
くなる。バーズビーク部では、P型不純物の濃度のピー
クが半導体基板1の表面より深い部分にくるからである
。このため、n7型半導体領域14とp型チャネルスト
ッパ領域10の接合耐圧が高められる。
板1の表面のP型チャネルストッパ領域10の不純物濃
度は、フィールド絶縁膜9のバーズビーク部以外の表面
のp型チャネルストッパ領域10の不純物濃度より小さ
くなる。バーズビーク部では、P型不純物の濃度のピー
クが半導体基板1の表面より深い部分にくるからである
。このため、n7型半導体領域14とp型チャネルスト
ッパ領域10の接合耐圧が高められる。
また、p型チャネルストッパ領域10は、選択MISF
ETのソース、ドレイン領域であるn型半導体領域19
及びn゛型半導体領域21の下部にも設けられている。
ETのソース、ドレイン領域であるn型半導体領域19
及びn゛型半導体領域21の下部にも設けられている。
これは、Il型半導体領域19又はn゛型半導体領域2
1に侵入する少数キャリアのバリアとなる。
1に侵入する少数キャリアのバリアとなる。
一方、領域已においては、Nチャネル領域 5FETの
ソース、ドレイン領域であるn型半導体領域19及びn
゛型半導体領域21の下部にP型半導体領域10を形成
していない、これにより、領域BにおけるNチャネルM
I S FETのソース、トレイン領域の接合容量の
増加を抑えることができる。
ソース、ドレイン領域であるn型半導体領域19及びn
゛型半導体領域21の下部にP型半導体領域10を形成
していない、これにより、領域BにおけるNチャネルM
I S FETのソース、トレイン領域の接合容量の
増加を抑えることができる。
なお、第7図に示したp型チャネルストッパ領域10を
形成するためのイオン打込みは、2回に分けて行うよう
にしてもよい。例えば1回目のイオン打込みを200
’K e V程度で行い、2回目のイオン打込みを30
0KeV程度で行うようにしてもよい。このようにする
ことにより、濃度プロファイルを緩やかにすることがで
きる。
形成するためのイオン打込みは、2回に分けて行うよう
にしてもよい。例えば1回目のイオン打込みを200
’K e V程度で行い、2回目のイオン打込みを30
0KeV程度で行うようにしてもよい。このようにする
ことにより、濃度プロファイルを緩やかにすることがで
きる。
また、第7図に示した工程の後、レジスト膜からなるマ
スク11を除去し、新に容量素子領域のみを露出するパ
ターンのレジスト膜からなるマスクを半導体基板1上に
形成し、再度P型不純物を容量素子領域に導入するよう
にしてもよい。このようにすると、容量素子領域におけ
るn゛型半導体領域14の下部のP型半導体領域10の
不純物濃度の濃度分布の調整を図ることができる。
スク11を除去し、新に容量素子領域のみを露出するパ
ターンのレジスト膜からなるマスクを半導体基板1上に
形成し、再度P型不純物を容量素子領域に導入するよう
にしてもよい。このようにすると、容量素子領域におけ
るn゛型半導体領域14の下部のP型半導体領域10の
不純物濃度の濃度分布の調整を図ることができる。
また、第7図に示した工程の後に、マスク11を除去し
、新に領域Aのフィールド絶縁膜9のみを露出するレジ
スト膜からなるマスクを半導体基板1上に形成し、再度
領域Aのフィールド絶縁膜9の下部にp型不純物を導入
するようにしてもよい。このようにすると、領域Aにお
けるチャネルストッパ領域10の不純物濃度の調整を図
ることができる。
、新に領域Aのフィールド絶縁膜9のみを露出するレジ
スト膜からなるマスクを半導体基板1上に形成し、再度
領域Aのフィールド絶縁膜9の下部にp型不純物を導入
するようにしてもよい。このようにすると、領域Aにお
けるチャネルストッパ領域10の不純物濃度の調整を図
ることができる。
第12図は実施例■のダイナミックRA Mのメモリセ
ルの平面図であり、第13図は第12図のA−A切断線
における断面図、第14図は第12図のB−B切断線に
おける断面図である。なお、第12図は、メモリセルの
構成を見易くするため、フィールド絶縁膜9以外の絶縁
膜を図示していない。
ルの平面図であり、第13図は第12図のA−A切断線
における断面図、第14図は第12図のB−B切断線に
おける断面図である。なお、第12図は、メモリセルの
構成を見易くするため、フィールド絶縁膜9以外の絶縁
膜を図示していない。
本実施例は、メモリセルの選択M I S FETの側
部、すなわちワード線WLの下部に対応するフィールド
絶縁膜9Aは4500λ程度に厚くし、容量素子と容量
素子の間のフィールド絶8膜9Bは1000〜3000
λ程度に薄くしている。
部、すなわちワード線WLの下部に対応するフィールド
絶縁膜9Aは4500λ程度に厚くし、容量素子と容量
素子の間のフィールド絶8膜9Bは1000〜3000
λ程度に薄くしている。
本実施例におけるp型チャネルストッパ領域10は、実
施例Iと同様の方法で形成する。
施例Iと同様の方法で形成する。
薄いフィールド絶縁膜9Aの下部における半導体基板1
の表面にp型チャネルストッパ領Wj、10の濃度プロ
ファイルのピークがくるように設定すれば、薄いフィー
ルド絶縁膜9Bの下部におけるP型チャネルストッパ領
trioの表面不純物1度が下がるが、セル間の分離を
損わない程度にすることができる。
の表面にp型チャネルストッパ領Wj、10の濃度プロ
ファイルのピークがくるように設定すれば、薄いフィー
ルド絶縁膜9Bの下部におけるP型チャネルストッパ領
trioの表面不純物1度が下がるが、セル間の分離を
損わない程度にすることができる。
これは、レジスト膜からなるマスクを用いずに1度のイ
オン打込みで行うことができる。
オン打込みで行うことができる。
薄いフィールド絶縁膜9の下部のp型チャネルストッパ
領域10の濃度が低くなることから、PN接合耐圧を高
く保ちつつ分離領域幅を低減し、蓄積容量を確保するこ
とができる。
領域10の濃度が低くなることから、PN接合耐圧を高
く保ちつつ分離領域幅を低減し、蓄積容量を確保するこ
とができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
例えば、本発明は、スタティックRAM (S−RA
M )に適用してもよく、またマスクROM、EPRO
M(Electrically Pr。
M )に適用してもよく、またマスクROM、EPRO
M(Electrically Pr。
g r amma b l e ROM)、EERO
M (Electrica!ly Erasable
and Programrrtable RO
M)に適用してもよい。
M (Electrica!ly Erasable
and Programrrtable RO
M)に適用してもよい。
また、ゲート電極18及びワード線WLは、Mo、W、
Ta、T i等の高融点金属膜又はそのシリサイド膜に
よって構成してもよく、又は多結晶シリコン膜の上に前
記高融点金属膜又はシリサイド膜を積層した2層膜で構
成してもよい。こうすることによって、p型チャネルス
トッパ領域10を形成するためのP型不純物が選択MI
SFETのチャネル領域の下に入りににくなるので、し
きい値を下げることができる。
Ta、T i等の高融点金属膜又はそのシリサイド膜に
よって構成してもよく、又は多結晶シリコン膜の上に前
記高融点金属膜又はシリサイド膜を積層した2層膜で構
成してもよい。こうすることによって、p型チャネルス
トッパ領域10を形成するためのP型不純物が選択MI
SFETのチャネル領域の下に入りににくなるので、し
きい値を下げることができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に記載すれば、次のとおりである
。
て得られる効果を簡単に記載すれば、次のとおりである
。
すなわち、M I S FETのチャネル領域へのチャ
ネルストッパ領域のしみ出しを低減することができるの
で、半導体素子の電気的特性を向上することができる。
ネルストッパ領域のしみ出しを低減することができるの
で、半導体素子の電気的特性を向上することができる。
第1図乃至第10図は、実施例Iの半導体集積回路装置
の製造工程におけるメモリセル頭載及び周辺回路領域の
断面図、 第11図は半導体領域の濃度プロファイルを示したグラ
フ。 第12図は実施例Hの半導体集積回路装置のメモリセル
の平面図、 第13図は第12図のA−A切断線における断面図、 第14図は第12図のB−B切断線における断面図であ
る。 1・・・半導体基板、2・・・下地膜、3・・ウェル領
域、4.11.13・・・レジスト膜、5・・・熱酸化
マスク(窒化シリコン膜)、6・・・酸化シリコン膜、
7・・・開口、8・・・不純物、9.9A、9B・・・
フィールド絶縁膜(酸化シリコン膜)、10・・・P型
チャネルストッパ領域、12・・・誘電体膜、14.1
9.21.22・・・半導体領域、15・・・導電プレ
ート、16.23・・・絶縁膜、17・・・ゲート絶縁
膜、18・・・ゲート電極、20・・・サイドウオール
スペーサ、24・・・接続孔、25・・・導電層、WL
・・・ワード線、DL・・・データ線。
の製造工程におけるメモリセル頭載及び周辺回路領域の
断面図、 第11図は半導体領域の濃度プロファイルを示したグラ
フ。 第12図は実施例Hの半導体集積回路装置のメモリセル
の平面図、 第13図は第12図のA−A切断線における断面図、 第14図は第12図のB−B切断線における断面図であ
る。 1・・・半導体基板、2・・・下地膜、3・・ウェル領
域、4.11.13・・・レジスト膜、5・・・熱酸化
マスク(窒化シリコン膜)、6・・・酸化シリコン膜、
7・・・開口、8・・・不純物、9.9A、9B・・・
フィールド絶縁膜(酸化シリコン膜)、10・・・P型
チャネルストッパ領域、12・・・誘電体膜、14.1
9.21.22・・・半導体領域、15・・・導電プレ
ート、16.23・・・絶縁膜、17・・・ゲート絶縁
膜、18・・・ゲート電極、20・・・サイドウオール
スペーサ、24・・・接続孔、25・・・導電層、WL
・・・ワード線、DL・・・データ線。
Claims (6)
- 1.半導体基板の表面の素子領域の間を酸化してフィー
ルド絶縁膜を形成した後に、所定の不純物を導入するこ
とによりチャネルストッパ領域を形成することを特徴と
する半導体集積回路装置の製造方法。 - 2.前記フィールド絶縁膜形成後に形成するチャネルス
トッパ領域はメモリセル間のチャネルストッパ領域であ
り、メモリセル以外の半導体素子間に設けられるチャネ
ルストッパ領域は、フィールド絶縁膜を形成する以前に
所定の不純物を導入して形成することを特徴とする特許
請求の範囲第1項記載の半導体集積回路装置の製造方法
。 - 3.メモリセル領域は、MISFET領域の下部にもチ
ャネルストッパ領域を形成するための不純物が導入され
ることを特徴とする特許請求の範囲第1項記載の半導体
集積回路装置の製造方法。 - 4.前記メモリセルは、ダイナミックRAMのメモリセ
ルであり、容量素子の下部にチャネルストッパ領域を形
成するための不純物が導入されることを特徴とする特許
請求の範囲第1項記載の半導体集積回路装置の製造方法
。 - 5.前記ダイナミックRAMのメモリセルでは、周辺回
路のフィールド絶縁膜よりメモリセルのフィールド絶縁
膜が薄いことを特徴とする特許請求の範囲第4項記載の
半導体集積回路装置の製造方法。 - 6.前記ダイナミックRAMのメモリセルでは、選択M
ISFETの側部のフィールド絶縁膜より容量素子間の
フィールド絶縁膜が薄いことを特徴とする特許請求の範
囲第4項記載の半導体集積回路装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61140061A JPH0821681B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
KR1019870005705A KR950012744B1 (ko) | 1986-06-18 | 1987-06-05 | 반도체 기억장치의 제조방법 |
US07/396,686 US5116775A (en) | 1986-06-18 | 1989-08-22 | Method of producing semiconductor memory device with buried barrier layer |
US07/843,599 US5286666A (en) | 1986-06-18 | 1992-02-28 | Method of producing semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61140061A JPH0821681B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62298161A true JPS62298161A (ja) | 1987-12-25 |
JPH0821681B2 JPH0821681B2 (ja) | 1996-03-04 |
Family
ID=15260069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61140061A Expired - Lifetime JPH0821681B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5116775A (ja) |
JP (1) | JPH0821681B2 (ja) |
KR (1) | KR950012744B1 (ja) |
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1986
- 1986-06-18 JP JP61140061A patent/JPH0821681B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-05 KR KR1019870005705A patent/KR950012744B1/ko not_active IP Right Cessation
-
1989
- 1989-08-22 US US07/396,686 patent/US5116775A/en not_active Expired - Lifetime
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