JP2005533370A - 層アレイおよびメモリーアレイ - Google Patents
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Abstract
Description
図1A〜図1Iは、従来技術に係る、製造中の様々な時点での層構造を示す断面図である。
図2A〜図2Jは、本発明の層アレイの製造方法の好ましい実施例に係る、製造中の様々な時点での層構造を示す断面図である。
図3A〜図3Eは、本発明の層アレイの製造方法の他の好ましい実施例に係る、製造中の様々な時点での層構造を示す断面図である。
[1]Widmann, D、Mader, H、Friedrich, H『高集積回路技術(Technologie hochintegrierter Schaltungen)』(8.4章、シュプリンガー出版社(Springer Verlag)、ベルリン、1996年、IBSN 3-540-59357-8)
[2]US 5,291, 052
[3]US 6,160, 317
[4]DE 196 54 738 A1
[5]GB 2,359, 662
101 シリコン基板
102 第1二酸化シリコン層
103 第1ポリシリコン層
104 ONO積層
105 層構造
106 層構造
107 第2二酸化シリコン層
108 第2ポリシリコン層
109 窒化シリコン硬質マスク
110 層構造
111 層構造
112 第1側壁酸化物層
113 層構造
114a 第1LDD領域
114b 第2LDD領域
115 層構造
116 層構造
117 第2側壁酸化物層
118 層構造
119a 第1ドーピング領域
119b 第2ドーピング領域
120a 第1HDD領域
120b 第2HDD領域
200 層構造
201 シリコンウェハー
201a 第1表面領域
201b 第2表面領域
202 第1二酸化シリコン層
203 第1ポリシリコン層
204 ONO層
204a 二酸化シリコン部分層
204b 窒化シリコン部分層
204c 他の二酸化シリコン部分層
205 層構造
206 層構造
207 第2二酸化シリコン層
208 第2ポリシリコン層
209 硬質マスク
210 層構造
211 層構造
212 幅の狭い第1積層
213 幅の狭い第2積層
213a 幅の狭い補助積層
214 層構造
215 第1二酸化シリコン側壁層
216 層構造
217 第2二酸化シリコン側壁層
218 層構造
219 LDDドーピング領域
220 層構造
221 層アレイ
222 HDDドーピング領域
223 ドーピング領域
300 層構造
301 第1窒化シリコン補助層
302 第2二酸化シリコン補助層
303 層構造
304 層構造
305 層構造
306 第2二酸化シリコン側壁層
307 層構造
Claims (21)
- 層アレイの製造方法であって、
少なくとも1つの幅の狭い第1積層を、メモリーアレイの論理領域の少なくとも一部として、基板の第1表面領域に形成し、少なくとも1つの幅の狭い第2積層を、メモリーアレイのメモリーセル領域の少なくとも一部として、基板の第2表面領域に形成する工程Aと、
上記第1および第2積層の側壁の少なくとも部分領域に沿って、電気的に絶縁性の第1材料を含んだ第1幅の第1側壁層を形成する工程Bと、
上記第1および第2積層の第1側壁の少なくとも部分領域に沿って、電気的に絶縁性の第2材料を含んだ第2幅の第2側壁層を形成する工程Cと、
上記第2側壁層を第1積層から完全に除去する工程Dとを含む、方法。 - 請求項1に記載の方法において、
工程Aが、
上記基板の第1および第2表面領域に、電気的に絶縁性の第1補助層を形成し、その上に第2導電性補助層を形成し、その上に電気的に絶縁性の第3補助層を形成する工程A1と、
上記第1〜3補助層を、基板の第1表面領域から除去する工程A2と、
上記基板の第1および第2表面領域に、電気的に絶縁性の第4補助層を形成し、その上に第5導電性補助層を形成し、その上に電気的に絶縁性の第6補助層を形成する工程A3と、
上記第1および第2表面領域に、第5および第6補助層を一度にパターン形成することにより、第1表面領域に、少なくとも1つの幅の狭い積層を構成する工程A4と、
上記第2表面領域に、第2、第3、および、第4補助層をパターン形成することにより、第2表面領域に少なくとも1つの幅の狭い第2積層を形成する工程A5とを含んでいる方法。 - 工程Cの後であって工程Dの前に、第2積層の側面端部に隣接している基板の表面領域にドーピング原子を注入する、請求項1または2に記載の方法。
- 工程Dの後、基板の表面領域にドーピング原子を注入する工程を含み、
この表面領域は、第2積層の側面端部から空間的に分離されており、かつ、ドーピング原子の注入された基板の上記表面領域と部分的に重なっている領域である、請求項3に記載の方法。 - 工程Dの後で、第1積層の側面端部に隣接した基板の表面領域に、ドーピング原子を注入する、請求項1〜4のいずれか1項に記載の方法。
- 層アレイの製造方法であって、
少なくとも1つの幅の狭い第1積層を、基板の第1表面領域に形成し、少なくとも1つの幅の狭い第2積層を、基板の第2表面領域に形成する工程Aと、
上記第1および第2積層の側壁の少なくとも部分領域に沿って、電気的に絶縁性の第1材料を含んだ第1幅の第1側壁層を形成する工程Bと、
上記第1積層の第1側壁層の少なくとも1つの部分領域に沿って、補助側壁層を形成する工程Cと、
上記第2積層の第1側壁層の少なくとも1つの部分領域に沿って、電気的に絶縁性の第2材料を含んだ第2幅の第2側壁層を形成する工程Dとを含み、
上記補助側壁層の材料を、第2積層の第1側壁層の少なくとも1つの部分領域に沿って第2側壁層を形成している間は、電気的に絶縁性の第2材料によって補助側壁層を被覆しないように選択する、方法。 - 工程Dの後、補助側壁層を第1積層から除去する、請求項6に記載の方法。
- 上記第2側壁層を、幅の狭い第2積層の材料の少なくとも一部を熱酸化することによって形成する、請求項6または7に記載の方法。
- 上記電気的に絶縁性の第1および第2二酸化シリコンと、補助側壁層の材料とが、窒化シリコンである、請求項6〜8のいずれか1項に記載の方法。
- 層アレイであって、
基板と、
上記基板の第1表面領域に位置する、メモリーアレイの論理領域の少なくとも一部である、幅の狭い少なくとも1つの第1積層と、
上記基板の第2表面領域に位置する、メモリーアレイのメモリーセル領域の少なくとも一部である、幅の狭い少なくとも1つの第2積層と、
上記第1および第2積層のそれぞれの各側壁のうちの少なくとも1つの部分領域に沿った、電気的に絶縁性の第1材料を含んだ第1幅の第1側壁層と、
上記各第2積層の各第1側壁のうちの少なくとも1つの部分領域に沿った、電気的に絶縁性の第2材料を含んだ第2幅の第2側壁層とを含み、
上記各第1積層の第1側壁層が、第2側壁層によって被覆されていない、層アレイ。 - 上記第1幅が第2幅よりも薄い、請求項10に記載の層アレイ。
- 上記第1幅が約5nmから7nmである、請求項10または11に記載の層アレイ。
- 上記第2幅が約10nm以上である、請求項10〜12のいずれか1項に記載の層アレイ。
- 上記基板がシリコンウェハーまたはシリコンチップである、請求項10〜13のいずれか1項に記載の層アレイ。
- 上記基板と、第1および/または第2積層の少なくとも一部分との間で、かつ、基板表面の少なくとも一部に、電気的に絶縁性の第3材料を含んだ絶縁層が配置されている、請求項10〜14のいずれか1項に記載の層アレイ。
- 上記第1積層が、第1導電性材料を含んだ第一部分層と、電気的に絶縁性の第4材料を含んだ第2部分層とを備えている、請求項10〜15のいずれか1項に記載の層アレイ。
- 上記第2積層が、電荷蓄積部分層と、電気的に絶縁性の第5材料を含んだ第2部分層と、第2導電性材料を含んだ第3部分層と、電気的に絶縁性の第6材料を含んだ第4部分層とを備えている、請求項10〜16のいずれか1項に記載の層アレイ。
- 上記電荷蓄積部分層が、
二酸化シリコン‐窒化シリコン‐二酸化シリコンの積層(ONO層)を有する多結晶シリコンを被覆層として含んだ層であるか、または、
二酸化シリコン‐窒化シリコン‐二酸化シリコンの積層(ONO層)である、請求項17に記載の層アレイ。 - 上記第1および/または第2導電性材料が多結晶シリコンである、請求項17または18に記載の層アレイ。
- 上記電気的に絶縁性の、第1、第2、第3、第4、第5、および、第6材料が、それぞれ、二酸化シリコン、窒化シリコン、または、二酸化シリコン‐窒化シリコン‐二酸化シリコンの積層(ONO層)である、請求項17〜19のいずれか1項に記載の層アレイ。
- 上記基板の第1表面領域に配置された少なくとも1つの第1積層が、メモリーアレイの論理領域の少なくとも一部分を構成しており、
上記基板の第2表面領域に配置された少なくとも1つの第2積層が、メモリーアレイのメモリーセル領域の少なくとも一部分を構成している、請求項6〜16のいずれか1項に記載の層アレイを有するメモリーアレイ。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012216857A (ja) * | 2012-06-15 | 2012-11-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2015032741A (ja) * | 2013-08-05 | 2015-02-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP2016066674A (ja) * | 2014-09-24 | 2016-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2016192429A (ja) * | 2015-03-30 | 2016-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US10411025B2 (en) | 2017-04-18 | 2019-09-10 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100578131B1 (ko) * | 2003-10-28 | 2006-05-10 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
KR100702307B1 (ko) * | 2004-07-29 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 디램 및 그 제조 방법 |
US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
US8063434B1 (en) | 2007-05-25 | 2011-11-22 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
KR102394938B1 (ko) | 2015-05-21 | 2022-05-09 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조 방법 |
CN108231778B (zh) * | 2016-12-09 | 2022-07-12 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US10636797B2 (en) | 2018-04-12 | 2020-04-28 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6223150A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH07302852A (ja) * | 1994-05-06 | 1995-11-14 | Sony Corp | 不揮発性メモリ半導体装置の製造方法 |
JPH0982952A (ja) * | 1995-09-13 | 1997-03-28 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH1197562A (ja) * | 1998-07-27 | 1999-04-09 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
US6037222A (en) * | 1998-05-22 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology |
JP2002016155A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2003068898A (ja) * | 2001-07-10 | 2003-03-07 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の積層ゲート構造体、不揮発性メモリセル、不揮発性メモリ装置、nor型不揮発性メモリセル |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2664685B2 (ja) | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
KR940005802B1 (ko) * | 1991-07-09 | 1994-06-23 | 삼성전자 주식회사 | Cmos 반도체장치 및 그 제조방법 |
FR2681546B1 (fr) | 1991-09-20 | 1995-12-08 | Essilor Int | Procede et machine d'usinage a commande numerique multi-axe. |
JPH08148679A (ja) * | 1994-11-21 | 1996-06-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
KR100214468B1 (ko) | 1995-12-29 | 1999-08-02 | 구본준 | 씨모스 소자 제조방법 |
US5933730A (en) * | 1997-03-07 | 1999-08-03 | Advanced Micro Devices, Inc. | Method of spacer formation and source protection after self-aligned source is formed and a device provided by such a method |
GB2359662B (en) * | 1998-05-20 | 2002-01-16 | Samsung Electronics Co Ltd | A semiconductor device |
JP3113240B2 (ja) * | 1999-02-24 | 2000-11-27 | 株式会社東芝 | 不揮発性半導体記憶装置とその製造方法 |
JP3499752B2 (ja) * | 1998-08-20 | 2004-02-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP2000196071A (ja) * | 1998-12-25 | 2000-07-14 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
US6235587B1 (en) * | 1999-10-13 | 2001-05-22 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device with reduced arc loss in peripheral circuitry region |
-
2002
- 2002-05-16 DE DE10221884A patent/DE10221884A1/de not_active Ceased
-
2003
- 2003-05-14 TW TW092113146A patent/TWI299193B/zh not_active IP Right Cessation
- 2003-05-15 DE DE50312641T patent/DE50312641D1/de not_active Expired - Lifetime
- 2003-05-15 JP JP2004506088A patent/JP4938978B2/ja not_active Expired - Fee Related
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- 2003-05-15 WO PCT/DE2003/001581 patent/WO2003098694A1/de active Application Filing
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-
2010
- 2010-01-29 JP JP2010019093A patent/JP5247737B2/ja not_active Expired - Lifetime
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6223150A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH07302852A (ja) * | 1994-05-06 | 1995-11-14 | Sony Corp | 不揮発性メモリ半導体装置の製造方法 |
JPH0982952A (ja) * | 1995-09-13 | 1997-03-28 | Toshiba Corp | 半導体装置及びその製造方法 |
US6037222A (en) * | 1998-05-22 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology |
JPH1197562A (ja) * | 1998-07-27 | 1999-04-09 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
JP2002016155A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2003068898A (ja) * | 2001-07-10 | 2003-03-07 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の積層ゲート構造体、不揮発性メモリセル、不揮発性メモリ装置、nor型不揮発性メモリセル |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012216857A (ja) * | 2012-06-15 | 2012-11-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2015032741A (ja) * | 2013-08-05 | 2015-02-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP2016066674A (ja) * | 2014-09-24 | 2016-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9947679B2 (en) | 2014-09-24 | 2018-04-17 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with separately formed insulating films in main circuit and memory regions |
JP2016192429A (ja) * | 2015-03-30 | 2016-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US10411025B2 (en) | 2017-04-18 | 2019-09-10 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
US20060008959A1 (en) | 2006-01-12 |
EP1504471B1 (de) | 2010-04-21 |
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TW200401373A (en) | 2004-01-16 |
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