JPS61216524A - 位相同期検出回路 - Google Patents
位相同期検出回路Info
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- JPS61216524A JPS61216524A JP60055841A JP5584185A JPS61216524A JP S61216524 A JPS61216524 A JP S61216524A JP 60055841 A JP60055841 A JP 60055841A JP 5584185 A JP5584185 A JP 5584185A JP S61216524 A JPS61216524 A JP S61216524A
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- JP
- Japan
- Prior art keywords
- phase
- output
- delay time
- signal
- vco
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000001934 delay Effects 0.000 claims 1
- 238000005070 sampling Methods 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000003044 adaptive effect Effects 0.000 abstract 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
に係り、特にディジタル化に好適な回路方式に関する。
従来の回路は、特開昭５７−７２４３０号公報に記載の
ように、ＰＬＬを構成するＶＣＯ（電圧制御発振＠）の
発振周波数を制御する制御電圧と、基準電圧とを電圧比
較することにより、位相同期状態を検出する、アナログ
値による方式が採られていた。しかし、この方式では、
素子等のバラツキにより、基準電圧等が影響される為、
一定の位相関係で検出出力を得るためには、固体間のバ
ラツキを吸収するための調整が、しばしば必要であった
。又、ＰＬＬのループ定数の設定及び動作周波数範囲に
より、前記ｖＣＯ制御電圧は、個別の電圧範囲をとる為
。
ように、ＰＬＬを構成するＶＣＯ（電圧制御発振＠）の
発振周波数を制御する制御電圧と、基準電圧とを電圧比
較することにより、位相同期状態を検出する、アナログ
値による方式が採られていた。しかし、この方式では、
素子等のバラツキにより、基準電圧等が影響される為、
一定の位相関係で検出出力を得るためには、固体間のバ
ラツキを吸収するための調整が、しばしば必要であった
。又、ＰＬＬのループ定数の設定及び動作周波数範囲に
より、前記ｖＣＯ制御電圧は、個別の電圧範囲をとる為
。
位相同期検出回路は、ＰＬＬ毎に個別に設計されなけれ
ばならなかった。 ′ 〔発明の目的〕 本発明の目的は、従来方式の持つ問題点を解決し、安定
かつ無調整で、更に広い周波数範囲に適用できる位相同
期検出回路を提供することにある。
ばならなかった。 ′ 〔発明の目的〕 本発明の目的は、従来方式の持つ問題点を解決し、安定
かつ無調整で、更に広い周波数範囲に適用できる位相同
期検出回路を提供することにある。
本発明の位相同期検出回路は、従来のアナログ方式の回
路が持っていた検出時期のバラツキ、調整の必要性とい
った問題点を、ディジタル方式の採用によって解決し、
安定かつ無調整で、又、遅延時間の設定変更のみで、位
相同期検出範囲の設定及び適用周波数範囲の設定が可能
な。
路が持っていた検出時期のバラツキ、調整の必要性とい
った問題点を、ディジタル方式の採用によって解決し、
安定かつ無調整で、又、遅延時間の設定変更のみで、位
相同期検出範囲の設定及び適用周波数範囲の設定が可能
な。
位相同期検出回路を実現出来ることを特徴とするもので
ある。
ある。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は、本発明での実施回路の位置付けであり、本発
明の位相同期回路４は、周波数位相比較器１．ループフ
ィルタ２．及び電圧制御発振器（ＶＣＯ）３で構成され
るＰＬＬの出力である。Ｄ、Ｕ、及びｖＣｏ出力と、入
力信号を入力とし、位相同期検出を出力している。第２
図は、回路構成例であり、ＯＲ回路５．可変遅延回路６
．エツジトリガフリップフロップ７゜８、ＡＮＤ回路９
で構成されている。又、第３図は、第１図の周波数位相
比較器１の回路構成であり、入力信号とｖＣＯ出力の位
相関係に応じて、第４．５．６図のような、Ｄ、Ｕ信号
を出力する。第４．５．６図は、第２図のタイミングチ
ャートであり、これを用いて、本発明の回路の動作を説
明する。
明の位相同期回路４は、周波数位相比較器１．ループフ
ィルタ２．及び電圧制御発振器（ＶＣＯ）３で構成され
るＰＬＬの出力である。Ｄ、Ｕ、及びｖＣｏ出力と、入
力信号を入力とし、位相同期検出を出力している。第２
図は、回路構成例であり、ＯＲ回路５．可変遅延回路６
．エツジトリガフリップフロップ７゜８、ＡＮＤ回路９
で構成されている。又、第３図は、第１図の周波数位相
比較器１の回路構成であり、入力信号とｖＣＯ出力の位
相関係に応じて、第４．５．６図のような、Ｄ、Ｕ信号
を出力する。第４．５．６図は、第２図のタイミングチ
ャートであり、これを用いて、本発明の回路の動作を説
明する。
第４図は、入力信号とｖＣｏ出力の位相が一致している
。ＰＬＬの完全な同期状態であるが。
。ＰＬＬの完全な同期状態であるが。
この状態においては、Ｄ、Ｕ信号には、周波数位相比較
器１の中での論理ゲートの遅延によって発生するヒゲの
ようなパルスのみが発生する。
器１の中での論理ゲートの遅延によって発生するヒゲの
ようなパルスのみが発生する。
このり、Ｕ出力の論理和（○Ｒ）をとり、更に時間ｔな
る遅延を与えたものが、信号１０であるが、フリップフ
ロップ７．８においては、それぞれ入力信号及びｖＣＯ
出力の立上りエツジにて、信号１０をサンプリングする
。第４図では、このサンプリング時点で、信号１０が、
“０”である為、信号１１．１２ともに“０１′となり
、ＡＮＤ回路９の出力は１”となり、位相同期状態とし
て検出される。又、第５図においては、入力信号とｖＣ
ｏ出力に位相差がある為、信号りが、その位相差分だけ
“１″となるが、位相差が遅延時間ｔよりも小さい為、
サンプリングする時点では、信号１ｏは各々″０”であ
り、やはり、位相同期状態として検出される。
る遅延を与えたものが、信号１０であるが、フリップフ
ロップ７．８においては、それぞれ入力信号及びｖＣＯ
出力の立上りエツジにて、信号１０をサンプリングする
。第４図では、このサンプリング時点で、信号１０が、
“０”である為、信号１１．１２ともに“０１′となり
、ＡＮＤ回路９の出力は１”となり、位相同期状態とし
て検出される。又、第５図においては、入力信号とｖＣ
ｏ出力に位相差がある為、信号りが、その位相差分だけ
“１″となるが、位相差が遅延時間ｔよりも小さい為、
サンプリングする時点では、信号１ｏは各々″０”であ
り、やはり、位相同期状態として検出される。
一方、第６図においては、位相差が、遅延時間ｔよりも
大きい為、入力信号側でのサンプリングではＩＩ ＯＩ
Ｐとなるが、ｖＣＯ出力側のサンプリングにおいて信号
１０の“１″が検出され。
大きい為、入力信号側でのサンプリングではＩＩ ＯＩ
Ｐとなるが、ｖＣＯ出力側のサンプリングにおいて信号
１０の“１″が検出され。
位相同期状態としては、検出されない。尚、第４．５．
６図において入力信号に対して、ｖＣＱ出力の位相が遅
れている場合を説明したが、その逆の位相差の場合にお
いても、信号Ｕ側に、出力力ｉ出るという以外は、全く
同じ動作をする為、検出出力に変りはない。
６図において入力信号に対して、ｖＣＱ出力の位相が遅
れている場合を説明したが、その逆の位相差の場合にお
いても、信号Ｕ側に、出力力ｉ出るという以外は、全く
同じ動作をする為、検出出力に変りはない。
以上、述べたように、本実施例では、位相同期状態とし
て検出される範囲は、遅延時間ｔのみで決定され１位相
差が、Ｉｔ以内の時に、位相同期状態として検出される
。
て検出される範囲は、遅延時間ｔのみで決定され１位相
差が、Ｉｔ以内の時に、位相同期状態として検出される
。
第７図は、同期周波数の違う２つのＰＬＬに本実施例を
接続した例であり、遅延時間ｔの同期周波数に対する割
合が違ってくる為、位相同期状態として検出される範囲
が。
接続した例であり、遅延時間ｔの同期周波数に対する割
合が違ってくる為、位相同期状態として検出される範囲
が。
第７図（ａ）では ２・ｔ／１／ｆ＝２ｆｔ第７図（ｂ
）では ２・ｔ／２／ｆ＝ｆｔと異ってくる。この対策
として本実施例では、可変遅延回路６による遅延時間の
変更が可能であり、 第７図（ｂ）において、遅延時間を２ｔとすることによ
り、２・２ｔ／２／ｆ＝２ｆｔとなり、第７図（ａ）と
同じ検出範囲とすることが、可能である。
）では ２・ｔ／２／ｆ＝ｆｔと異ってくる。この対策
として本実施例では、可変遅延回路６による遅延時間の
変更が可能であり、 第７図（ｂ）において、遅延時間を２ｔとすることによ
り、２・２ｔ／２／ｆ＝２ｆｔとなり、第７図（ａ）と
同じ検出範囲とすることが、可能である。
第８図は、本発明の他の実施例であり、ラッチ１５．１
６は、ＧＫ大入力１１Ｈ”の時はＤ入力がそのままＱに
出力され、ＣＫ大入力“Ｌ ７＋のになると、その時の
Ｑが保持されるタイプの素子であるが、微分回路１３．
１４により、第９図のような微分回路出力１７．１８を
作れば。
６は、ＧＫ大入力１１Ｈ”の時はＤ入力がそのままＱに
出力され、ＣＫ大入力“Ｌ ７＋のになると、その時の
Ｑが保持されるタイプの素子であるが、微分回路１３．
１４により、第９図のような微分回路出力１７．１８を
作れば。
信号１０の値を保持することが可能であり、実施例と同
じ動作が出来る。
じ動作が出来る。
［発明の効果］
本発明によれば、無調整にて、ＰＬＬの同期が一定の位
相差以内となったことを、正確に検出でき、その検出範
囲は、可変遅延回路の遅延時間ｔによってのみ定められ
る為、設定が簡単である。又、同期周波数の異なるＰＬ
Ｌに対しても、回路変更をする事なしに、遅延時間ｔの
みの変更で対応できるという利点がある。
相差以内となったことを、正確に検出でき、その検出範
囲は、可変遅延回路の遅延時間ｔによってのみ定められ
る為、設定が簡単である。又、同期周波数の異なるＰＬ
Ｌに対しても、回路変更をする事なしに、遅延時間ｔの
みの変更で対応できるという利点がある。
本発明は、回路を全てディジタルにて構成している為、
ＬＳＩ化に適した方式である。
ＬＳＩ化に適した方式である。
第１図は本発明あ一実施例の位置付けを示すブロック図
、第２図は本発明の一実施例の構成図、第３図は周波数
位相比較器の回路構成図、第４ＩＰ７図は第２図のタイ
ミングチャート、第８図は本発明の、他の実施例の構成
図、第９図は第８図の補足説明図である。 １・・・周波数位相比較器、 ２・・・ループフィルタ、。 ３・・・電圧制御発振器、 ５・・・ＯＲゲート、 ６・・・可変遅延回路、 ７．８・・・エツジトリガフリップフロップ、９・・・
ＡＮＤゲート、 １３、１４・・・微分回路。 第 １ 図 第 ２ 図 高３図 第 ４ 図 位相牲絹： 検出 第 ５ 図 第 ６ 図 位相Ｐ１期。□ 戯カ 第７図ｕＬ） 第９図
、第２図は本発明の一実施例の構成図、第３図は周波数
位相比較器の回路構成図、第４ＩＰ７図は第２図のタイ
ミングチャート、第８図は本発明の、他の実施例の構成
図、第９図は第８図の補足説明図である。 １・・・周波数位相比較器、 ２・・・ループフィルタ、。 ３・・・電圧制御発振器、 ５・・・ＯＲゲート、 ６・・・可変遅延回路、 ７．８・・・エツジトリガフリップフロップ、９・・・
ＡＮＤゲート、 １３、１４・・・微分回路。 第 １ 図 第 ２ 図 高３図 第 ４ 図 位相牲絹： 検出 第 ５ 図 第 ６ 図 位相Ｐ１期。□ 戯カ 第７図ｕＬ） 第９図
Claims (1)
- １、入力信号の変化点を入力とし、入力信号に、ＶＣＯ
（電圧制御発振器）の出力を、周波数及び位相の両方を
同期させるＰＬＬ（周期数位相同期ループ）の同期状態
を検出する位相同期検出回路において、入力信号及びＶ
ＣＯ出力の変化点に対応して、ＰＬＬ出力の位相エラー
信号極性をセットするフリップフロップ又はラッチと、
前記ＰＬＬ出力の位相エラー信号に遅延を与え、更に遅
延時間を外部から自由に設定出来る遅延回路とを備え、
同期状態の検出をディジタルで行い、更に前記遅延回路
の遅延時間の設定により、任意の位相同期状態で検出出
力を出すことが可能で、同時に、広い周波数範囲で使用
することが可能であることを特徴とする位相同期検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055841A JPS61216524A (ja) | 1985-03-22 | 1985-03-22 | 位相同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055841A JPS61216524A (ja) | 1985-03-22 | 1985-03-22 | 位相同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216524A true JPS61216524A (ja) | 1986-09-26 |
Family
ID=13010227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60055841A Pending JPS61216524A (ja) | 1985-03-22 | 1985-03-22 | 位相同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216524A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716511A1 (en) * | 1994-12-05 | 1996-06-12 | Motorola, Inc. | Method and apparatus for a frequency detection circuit for use in a phase locked loop |
| US6114890A (en) * | 1997-05-16 | 2000-09-05 | Fujitsu Limited | Skew-reduction circuit |
| USRE41031E1 (en) | 1999-04-30 | 2009-12-01 | Jacques Majos | Frequency control system that stabilizes an output through both a counter and voltage-controlled oscillator via sampling a generated clock into four states |
| KR100940622B1 (ko) | 2007-06-25 | 2010-02-05 | 주식회사 동부하이텍 | 주파수 합성기 |
| KR100957027B1 (ko) | 2007-12-17 | 2010-05-13 | (주)카이로넷 | 위상 고정 검출 회로 및 이를 포함한 위상 고정 루프 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116335A (en) * | 1980-02-19 | 1981-09-12 | Hitachi Denshi Ltd | Phase synchronism detecting system |
-
1985
- 1985-03-22 JP JP60055841A patent/JPS61216524A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116335A (en) * | 1980-02-19 | 1981-09-12 | Hitachi Denshi Ltd | Phase synchronism detecting system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716511A1 (en) * | 1994-12-05 | 1996-06-12 | Motorola, Inc. | Method and apparatus for a frequency detection circuit for use in a phase locked loop |
| US6114890A (en) * | 1997-05-16 | 2000-09-05 | Fujitsu Limited | Skew-reduction circuit |
| USRE41031E1 (en) | 1999-04-30 | 2009-12-01 | Jacques Majos | Frequency control system that stabilizes an output through both a counter and voltage-controlled oscillator via sampling a generated clock into four states |
| KR100940622B1 (ko) | 2007-06-25 | 2010-02-05 | 주식회사 동부하이텍 | 주파수 합성기 |
| KR100957027B1 (ko) | 2007-12-17 | 2010-05-13 | (주)카이로넷 | 위상 고정 검출 회로 및 이를 포함한 위상 고정 루프 |
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